JPH0372634A - Ｍｅｓ　ｆｅｔの製造方法 - Google Patents

Ｍｅｓ　ｆｅｔの製造方法

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JPH0372634A
JPH0372634A JP1208507A JP20850789A JPH0372634A JP H0372634 A JPH0372634 A JP H0372634A JP 1208507 A JP1208507 A JP 1208507A JP 20850789 A JP20850789 A JP 20850789A JP H0372634 A JPH0372634 A JP H0372634A
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JP
Japan
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layer
semi
silicon nitride
insulating substrate
nitride layer
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JP1208507A
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Soichi Imamura
今村　壮一
Toru Suga
徹 須賀
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Toshiba Corp
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Toshiba Corp
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Publication date
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/206—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group III-V semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/061—Manufacture or treatment of FETs having Schottky gates
    • H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
    • H10D30/0614—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made after the completion of the source and drain regions, e.g. gate-last processes using dummy gates
    • H—ELECTRICITY
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    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H10P30/212—Through-implantation

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  • Junction Field-Effect Transistors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、ｍ−ｖ族化合物からなる半絶縁性基板を利用
するＭＥＳ　　ＦＥＴの製造方法に関するものである。
（従来の技術） 最近著しく用途を増してきた■−■族化合物例えばＧａ
Ａｓ半導体素子では、半絶縁性ＧａＡｓ基板のごとく表
面付近に拡散層が作られており、その製造工程順に要部
を示した第１図ａ−ｃにより説明する。
半絶縁性ＧａＡｓ基板１の表面には、酸化珪素層２を５
０００人程度被覆してから、重ねて被覆したフォトリソ
グラフィ（Ｐｈｏｔｏ　Ｌｉｔｈｏｇｒａｐｈｙ）工程
を利用して、フォトレジスト（Ｐｈｏｔｏ　Ｒｅ５ｉｓ
ｔ）層３をマスクとするエツチング工程（Ｅｃｈｉｎｇ
等方性、異方性のいずれも可）によりソース・ドレイン
（Ｓｏｕｒｃｅ、Ｄｒａｉｎ）領域用として設けた開口
部４．５にＳｉイオンを注入してソース領域６及びドレ
イン領域７を形成する（第１図ａ参照）。
ここで第１図すに見られるように、フォトレジスト層３
を除去して新たに第２のフォトレジスト層８を酸化珪素
層２に被覆後、イオン注入工程に先立ってソース・ドレ
イン領域用開口４．５の間を被覆する酸化珪素層２部分
即ち後述のチャンネル領域形成予定位置を溶除して開口
部９を形成し、再びＳｉイオン注入工程を行ってチャン
ネル領域ＩＯを形成する。チャンネル領域■０の形成を
終えてから注入Ｓｉイオンの活性化処理用の加熱処理を
行って最終工程の電極形成工程に移行する。即ち、ソー
ス領域６、ドレイン領域７及びチャンネル領域１０の露
出表面にＡｕ、　Ｐｔ、　Ｔｉ各層からなるゲート電極
１１と、Ａｕ−Ｇｅ合金製オーミック（Ｏｈｍｉｃ）電
極１２．１３を形成してＭＥＳ　　ＦＥＴが得られる。
（発明が解決しようとする課題） このように半絶縁性ＧａＡｓ基板表面から極く浅い表面
層に不純物層を導入・拡散して能動または受動領域を形
成しているので、表面付近における汚染が特性に影響し
て不安定さを招く基になっている。上記の製造工程では
、イオン注入工程など少なくとも２回は半絶縁性ＧａＡ
ｓ基板表面を露出することになり、レジスト残渣や処理
に伴う基板の汚染が問題になっている。
本発明は、このような事情により威されたもので、特に
半絶縁性ｍ−ｖ族化合物製基板表面を露出させずに処理
することによって安定にかつ容易にＭＥＳ　　ＦＥＴを
形成可能とする製造方法を提供するものである。
〔発明の構成〕
（課題を解決するための手段） ｍ−ｖ族化合物からなる半絶縁性基板表面に窒化珪素層
を堆積する工程と、この一部に露出する半絶縁性基板表
面部分に他の縁絶物層を積層する工程と、窒化珪素層及
び他の絶縁物層の存在下で所定の位置に注入したイオン
に活性化処理を施す点に本発明に係わるＭＥＳ　　ＦＥ
Ｔの製造方法の特徴がある。
（作　用） ■−■族化合物特にＧａＡｓ基板の特徴の一つにＡｓの
蒸気圧が高いのは、良く知られているところであるので
、このような半絶縁性基板にＭＥＳＦＥＴを造り込むの
にも特別な配慮がいることになる。一方、ＭＥＳ　　Ｆ
ＥＴを構成するチャンネル領域は、ソース・ドレイン領
域より低濃度に維持する必要があると同時に、浅いＸｊ
（Ｓｈａｌｌｏｗ　Ｊｕ−ｎｃｔｉｏｎ）例えば０．１
１Ｅｎ程度を保持しているので、フォト　リソグラフィ
工程によるレジスト残渣などによる汚染（Ｃｏｎｔａｍ
ｉｎａｔｉｏｎ）により電荷がチャージ　アップ（Ｃｈ
ａｒｇｅ　ＵＰ）　Ｌ／て空乏層が拡大する３− ４− ことも極力防止しなければならない。しかも、チャンネ
ル領域と、ソース・ドレイン領域には、夫々ゲート電極
もしくはオーミック電極を設置しなければならず、当然
フォト　リソグラフィ工程を実施しなければならない。
更に、特性上約２μｍと幅力５狭いチャンネル領域に形
成するゲート電極も当然小さく形成しなければならない
。更にまた、この狭いチャンネル領域を形成するのにも
、フォト　リソグラフィ工程に頼らざるを得す、従って
、エツチングマスクとして有用な材料を選定しなければ
ならない。
このような観点から本発明方法では、半絶縁性基板に直
接窒化珪素層を被覆する方式を採用した。
窒化珪素層は、パッシベイション（Ｐａｓｓｉｖａｔｉ
ｏｎ）層としても極めて秀れているばかりでなく、等方
性エツチング及び異方性エツチングに対する選択性も秀
れている。即ち、ゲート電極を形成するには、窒化珪素
層に積層した他の絶縁物層をフォトリソグラフィ工程と
エツチング工程により除去せざるを得ない。
この工程において利用する等方性エッチャント（Ｅｔｃ
ｈａｎｔ）として利用するフッ化アンモニュウムまたは
異方性エッチャントとして利用するフレオン系気体に対
して窒化珪素層は、いずれも溶けなく秀れた選択性を発
揮する。
しかも、半絶縁性基板を被覆する窒化珪素層の存在下で
イオン注入工程が実施され、更にまた、熱負荷もこの状
態で施すので蒸気圧が高い半絶縁性基板の蒸発が防止で
きて、所定の組成を維持することができるので、ＭＥＳ
　　ＦＥＴとしての特性も確保できる。
このような事情により本発明方法では、窒化珪素層を半
絶縁性基板に直接被覆するものである。
（実施例） 本発明に係わる一実施例を第２図ａ　”　ｄを参照して
説明する。即ち、ｍ−ｖ族化合物からなる半絶縁性基板
例えばＧａＡｓ基板２０表面には、減圧化学的気相成長
法（ＬｏＶ　Ｐｒｅｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａ
ｐｏｕｒＤｅｐｏｓｉｔｉｏｎ）により窒化珪素層２１
を厚さ５００人程被覆積し、更に約１０００人の酸化珪
素層２２を化学的気相成長法により積層する。次に、公
知のフォトリングラフィ技術により後述するチャンネル
領域形成予定位置を覆った酸化珪素層２２部分を残して
他の部分を除去する。第２図ａにおける点線で囲んだ部
分が溶除した酸化珪素層２２を示しており、また残った
酸化珪素層２２部分に重なった領域は、フォト　リソグ
ラフィ工程に使用したレジ式１−層の残部である。なお
、リソグラフィ工程におけるエツチング工程は、等方性
または異方性工程のいずれでも良い。具体的には、酸化
珪素層２２用等方性エッチング工程としてフッ化アンモ
ニュウム、異方性エツチング工程にフレオン系気体を利
用するＲ　Ｉ　Ｅ　（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔ
ｃｈｉｎｇ）工程が適用できる。この理由は、作用欄で
説明した通りであり、酸化珪素層２２部分の除去を窒化
珪素層２１に影響を与えずに行なえる極めて有利な結果
が得られる。
次に第２図すに明らかなように、新たにレジスト層２３
を、チャンネル領域形成予定位置を覆った酸化珪素層２
２部分以外の窒化珪素層２１に積層被着する。と言うの
は、引続いて行うＭＥＳ　　ＦＥＴ用イオン注入工程で
、ドレイン領域２４、ソース領域２５とチャンネル領域
２６間の不純物濃度に差を持たせるために、ドレイン領
域２４とソース領域２５用開口部２７．２８間の酸化珪
素層２２部分及びここに積層したレジスト層２３部分を
イオン注入マスクとして利用する。この酸化珪素層２２
部分は幅がほぼ２μｍであり、この位置に形成される後
述のチャンネル領域の幅は、１．６ｐである。
このように窒化珪素層２１と、この一部に積層した酸化
珪素層２２部分の存在下でイオン注入工程を行う。ＳＬ
イオンを加速電圧２５０ＫｅＶと１２０ＫｅＶの２回の
イオン注入工程によりＧａＡｓ半絶縁性基板内に導入し
て１０１３／−のドレイン領域２４とソース領域２５を
形成する。この工程では、チャンネル領域２６形成予定
位置には、酸化珪素層２２部分が余分に設置されている
ので、当然導入される不純物濃度が一桁薄くなり１０１
２／ｃＪ　となる。２回のイオン注入工程を行うのは、
各領域内の深さ方向の不純物濃度を均一化するために行
う手段である。更に、酸化珪素層２２部分の除去を等方
性または異方性エッチ７−− ン グ 去工程と全く同様に窒化珪素層２１を損なわずに完了す
る。引続いてアニール（Ａｎｎｅａｌ）工程である活性
化処理を不活性雰囲気（窒素またはアルゴンＡｒ）中で
実施して各領域２４、２５、２６を完成する。この活性
化処理に当たっては、窒化珪素層２１が形成されている
ので、従来のようにアルシン（ＡｓＨ３）雰囲気のよう
な特定な条件が要らず経費の節約に貢献することになる
。勿論、この工程に先立ってレジスト層２３を剥離して
第２図Ｃの断面構造となる。
最終工程としてドレイン電極２９、ソース電極３０（い
ずれもオーミック接合を形成する電極）及びチャンネル
電極３１の形成に移行する。チャンネル領域２６に対応
する窒化珪素層２１をフォトリングラフィ工程により除
去してからＴｉ．　Ｐｔ．　Ａｕをこの順にスパッタリ
ング（ｓｐａｔｔｅｒｉｎｇ）または真空蒸着法により
夫々厚さを約１０００入、５００Ａ、５０００人堆積し
てチャンネル電極３１を形成する。
また、ドレイン領域２４とソース領域２５に対向する窒
化珪素層２１も同じようにフォトリソグラフィ工程によ
り除去してからＡｕ　−　Ｇｅ合金をスパッタリングま
たは真空蒸着法により厚さ０．２−程度堆積してドレイ
ン電極２９とソース電極３０を形成する。
Ａｕ　−　Ｇｅ合金におけるＧｅ含有量は、５〜１０重
量％である。
〔発明の効果〕
このように本発明方法では、活性化工程まで半絶縁性基
板を露出させずに処理することができるので、極めて安
定した特性があるＭＥＳ　　ＦＥＴを容易に形成できる
。また、窒化珪素層の採用により蒸気圧の高い半絶縁性
基板の組成が変わらない利点がある外に、耐湿性に秀れ
たＭＥＳ　　ＦＥＴが得られる。
【図面の簡単な説明】
第１図ａ−ａは、従来工程を示す断面図、第２圭図ａ　
−　ｄは、本発明に係わる実施例の製造工程を示す断面
図である。 １、２０：半絶縁性基板、２、２２二酸化珪素、２１：
窒化珪素、　　　　　３、８、２３ニレジスト、４、５
、９、２７、２８：開口部、 ６． ２５：ソース領域、 ７． ２４： １０． ２６：チャンネル領域、 ドレイン領域、 １１：ゲート電極、 １２． １３ニオ−ミック電極、 ２９ニ ドレイン電極、 ３１：チャンネル電極。 ３０：ソース電極、

Claims (1)

    【特許請求の範囲】
  1. III−Ｖ族化合物からなる半絶縁性基板表面に窒化珪素
    層を堆積する工程と、この一部に露出する半絶縁性基板
    表面部分に他の絶縁物層を積層する工程と、窒化珪素層
    及び他の絶縁物層の存在下で所定の位置に注入したイオ
    ンに活性化処理を施すことを特徴とするＭＥＳＦＥＴの
    製造方法
JP1208507A 1989-08-11 1989-08-11 Ｍｅｓ　ｆｅｔの製造方法 Pending JPH0372634A (ja)

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