JPS6164171A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPS6164171A JPS6164171A JP60189322A JP18932285A JPS6164171A JP S6164171 A JPS6164171 A JP S6164171A JP 60189322 A JP60189322 A JP 60189322A JP 18932285 A JP18932285 A JP 18932285A JP S6164171 A JPS6164171 A JP S6164171A
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- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/942—Masking
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S438/942—Masking
- Y10S438/948—Radiation resist
- Y10S438/951—Lift-off
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は金兄−半導体電界効果ｌラジスタの製造方法お
よびこのようなｌ−ランジスタの構Ｊｃ関するもので、
特にこのようなトランジスタのゲート電極を形成する方
法に関する。
よびこのようなｌ−ランジスタの構Ｊｃ関するもので、
特にこのようなトランジスタのゲート電極を形成する方
法に関する。
（従来技術とその問題点）
金泥−半導体電界効果トランジスタ（にＩＥＳＦＥＴ、
一般にはＦＥＴ ）の製造においては、半導体ウェハ表
面上にドレイン、ソース、ゲートの各電極を形成する。
一般にはＦＥＴ ）の製造においては、半導体ウェハ表
面上にドレイン、ソース、ゲートの各電極を形成する。
ドレイン、ソース電極用には通常オーム性接触が用いら
れ、ゲート電極用にはショットキ障壁金属合金が用いら
れる。
れ、ゲート電極用にはショットキ障壁金属合金が用いら
れる。
ゲート電極の形成において、ゲート長を短かくするため
の、そしてゲート幅に沿った電気抵抗を小さくするため
の種々の技術が用いられている。
の、そしてゲート幅に沿った電気抵抗を小さくするため
の種々の技術が用いられている。
そしてゲート金属化処理の前に半導体ウェハを予めエッ
チすることが行われる。
チすることが行われる。
ゲート電極形成において現在用いられている技術は、半
導体ウェハ表面にホトレジストを被着すること、次にそ
のホトレジス［・層に開口を形成すること、それによっ
て下のウェハ表面を露出することを含んでいる。金属層
が角度蒸着技術によってウェハ表面上に被着され、次に
選択領域の金属層を除去し、グー■・電！瓜の金属層だ
けを残す。ここで、ホトレジスト開口より短かいチー１
−長がｔＲられ、そして、金泥被着以前に半導体ウェハ
をゲート領域でエッチしてゲート谷領域が形成される。
導体ウェハ表面にホトレジストを被着すること、次にそ
のホトレジス［・層に開口を形成すること、それによっ
て下のウェハ表面を露出することを含んでいる。金属層
が角度蒸着技術によってウェハ表面上に被着され、次に
選択領域の金属層を除去し、グー■・電！瓜の金属層だ
けを残す。ここで、ホトレジスト開口より短かいチー１
−長がｔＲられ、そして、金泥被着以前に半導体ウェハ
をゲート領域でエッチしてゲート谷領域が形成される。
しかしながら、あまりにも大きいゲート谷領域が形成さ
れ、この領域の処理の間に汚染が生じて、素子の相互コ
ンダクタンスおよび利得の低下が生シル。コノ技術ハ、
Ｔｌ１Ｅ ｌＮ５ＴＩＴＵＴＥ ＯＦ ＰＩＩＹＳＩＣ
ＳＣＯＮＦＥＲＥＮＣＥ、５ＩＥＲ，ＮＯ，４，５：
’Ｃ１ｌ＾ＰＴＥＲ４，１９７９に、″ ＳＯＢ−ＭＩ
ＣＲＯＭＩＥＴＲＥ ＭＥＳＦＥＴ ＦＡＢＲＩＣ
ＡＴＥＤ ＯＮ ＶＡＲＩＯＵＳＧａＡｓ ５ＵＢ
ＳＴＲＡＴＥＳ“と題して記載されている。この論文に
記載された方法では、パシバｉジョン目的に用いられる
誘電体がゲート電極形成後の構造体上に形成され、生成
されたゲート電極構造の電気抵抗は望ましくない程高く
なる（すなわち、１００戸ゲート幅あたり１２Ω以上）
。事実、誘電体層がゲート電極形成の後、構造体上に形
成されるから、次の処理の間、敏感なゲート領域の保護
は全く成されない。
れ、この領域の処理の間に汚染が生じて、素子の相互コ
ンダクタンスおよび利得の低下が生シル。コノ技術ハ、
Ｔｌ１Ｅ ｌＮ５ＴＩＴＵＴＥ ＯＦ ＰＩＩＹＳＩＣ
ＳＣＯＮＦＥＲＥＮＣＥ、５ＩＥＲ，ＮＯ，４，５：
’Ｃ１ｌ＾ＰＴＥＲ４，１９７９に、″ ＳＯＢ−ＭＩ
ＣＲＯＭＩＥＴＲＥ ＭＥＳＦＥＴ ＦＡＢＲＩＣ
ＡＴＥＤ ＯＮ ＶＡＲＩＯＵＳＧａＡｓ ５ＵＢ
ＳＴＲＡＴＥＳ“と題して記載されている。この論文に
記載された方法では、パシバｉジョン目的に用いられる
誘電体がゲート電極形成後の構造体上に形成され、生成
されたゲート電極構造の電気抵抗は望ましくない程高く
なる（すなわち、１００戸ゲート幅あたり１２Ω以上）
。事実、誘電体層がゲート電極形成の後、構造体上に形
成されるから、次の処理の間、敏感なゲート領域の保護
は全く成されない。
ゲート電極の低電気抵抗を与える別のゲート製造技術は
、半導体材料の頂部に第１ホトレジスト層を形成するこ
と、次にゲート電極に対応して前記第１ホトレジスト層
中に開口を形成することを含む。ある例において、ドレ
イン電極およびソース電極が前もって形成されている場
合、第１ホ［−レジスト層にドレイン電極、ソース電極
にかぶさる別の開口が形成される。次に、第１金屈層か
この構造体上に被着される。次に、第２ホトレジスト層
が第１金屈層上に被着され、第１ホトレジスト層の開口
にかぶさる大開口が第２ホトレジスト層に形成される。
、半導体材料の頂部に第１ホトレジスト層を形成するこ
と、次にゲート電極に対応して前記第１ホトレジスト層
中に開口を形成することを含む。ある例において、ドレ
イン電極およびソース電極が前もって形成されている場
合、第１ホ［−レジスト層にドレイン電極、ソース電極
にかぶさる別の開口が形成される。次に、第１金屈層か
この構造体上に被着される。次に、第２ホトレジスト層
が第１金屈層上に被着され、第１ホトレジスト層の開口
にかぶさる大開口が第２ホトレジスト層に形成される。
グー［・電極、そして、ある例においてはドレイン電極
およびソース電極にかぶさる部分の厚さは、金を第２ホ
トレジス［・層の開口にメッキすることによって増大さ
れる。この技術は１９８０年７月２２日に登録された米
国特許第４，２１３。
およびソース電極にかぶさる部分の厚さは、金を第２ホ
トレジス［・層の開口にメッキすることによって増大さ
れる。この技術は１９８０年７月２２日に登録された米
国特許第４，２１３。
８４０号に開示されている。この技術を用いて光学リソ
グラフィ方法でミクロン以下の線を形成することは難か
しい。実際、この技術は次の処理の間に生じる汚染問題
を解決しておらず、さらにプロセス制御性、再現性の問
題を生じさせる。
グラフィ方法でミクロン以下の線を形成することは難か
しい。実際、この技術は次の処理の間に生じる汚染問題
を解決しておらず、さらにプロセス制御性、再現性の問
題を生じさせる。
（発明の目的）
本発明は上述した欠点を除去するためになされたもので
、汚染問題を除去すると共に低電気抵抗、。
、汚染問題を除去すると共に低電気抵抗、。
利得等の特性を改良した半導体素子を製造する方法を提
供することである。
供することである。
（発明の概要）
マイクロ波ＦＣＴ用の従来のゲート製造技術における上
記および他の欠点は、本発明による構造と方法によって
除去される。本発明の実施例によれば、誘電体（ブリパ
シベーション）層が半導体ウェハ表面上に被着される。
記および他の欠点は、本発明による構造と方法によって
除去される。本発明の実施例によれば、誘電体（ブリパ
シベーション）層が半導体ウェハ表面上に被着される。
その誘電体層の複数部分が除去され、オーム性接触部が
露出された半導体ウェハ表面上に形成される。オーム性
接触部のみならず、そ°れらの間の領域の誘電体層も第
１ホトレジスト層で被覆される。オーム性接触部間の第
１ホトレジスト層の領域が除去され、それによって誘電
体層の一部が露出され、ゲート電極用のベース領域が形
成される。残っている第１ホトレジスト層および誘電体
層の露出部分のうちの選択部分上に角度蒸着を用いて第
１金属層が被着され、上記ベース領域においてゲート長
領域が決定される。ここで、角度蒸着技術はゲート電極
形成の準備のために、ゲート長領域をマスクするのに用
いられる。誘電体層は上記決定されたゲート長領域内で
除去されて開口が形成され、それによって下の半導体ウ
ェハ表面が露出され、次に第１金属層および第１ホトレ
ジスト層が除去される。第２ホトレジスト層が誘電体層
上に被着され、次に誘電体層の第１の開口に重なるより
大きな開口が第２ホトレジスト層に形成される。ゲート
谷領域がゲート長領域における露出された半導体ウェハ
内に形成され、第２金Ｂ層がゲート谷領域の一部分に被
着される。第２の金属層はゲート長領域の誘電体層内の
開口を通して延び、さらにその誘電体層の上部でそれに
重なって突出する。ウェハ表面の平面に垂直な平面にお
ける断面のゲート電極は′Ｔ＃形を形成するかまたは別
の実施例では反転゛Ｌ“形を形成する。第２ホトレジス
ト層はその後除去される。 。
露出された半導体ウェハ表面上に形成される。オーム性
接触部のみならず、そ°れらの間の領域の誘電体層も第
１ホトレジスト層で被覆される。オーム性接触部間の第
１ホトレジスト層の領域が除去され、それによって誘電
体層の一部が露出され、ゲート電極用のベース領域が形
成される。残っている第１ホトレジスト層および誘電体
層の露出部分のうちの選択部分上に角度蒸着を用いて第
１金属層が被着され、上記ベース領域においてゲート長
領域が決定される。ここで、角度蒸着技術はゲート電極
形成の準備のために、ゲート長領域をマスクするのに用
いられる。誘電体層は上記決定されたゲート長領域内で
除去されて開口が形成され、それによって下の半導体ウ
ェハ表面が露出され、次に第１金属層および第１ホトレ
ジスト層が除去される。第２ホトレジスト層が誘電体層
上に被着され、次に誘電体層の第１の開口に重なるより
大きな開口が第２ホトレジスト層に形成される。ゲート
谷領域がゲート長領域における露出された半導体ウェハ
内に形成され、第２金Ｂ層がゲート谷領域の一部分に被
着される。第２の金属層はゲート長領域の誘電体層内の
開口を通して延び、さらにその誘電体層の上部でそれに
重なって突出する。ウェハ表面の平面に垂直な平面にお
ける断面のゲート電極は′Ｔ＃形を形成するかまたは別
の実施例では反転゛Ｌ“形を形成する。第２ホトレジス
ト層はその後除去される。 。
（発明の実施例）
第１図から第１Ｏ図は本発明による半導体製造方法の製
造工程を示した図である。半導体ウェハ１００は、例え
ば、ゲート電極形成用のガリウムひ素（ ＧａＡｓ）で
ある。
造工程を示した図である。半導体ウェハ１００は、例え
ば、ゲート電極形成用のガリウムひ素（ ＧａＡｓ）で
ある。
第１図に示されているように、典型的には約３０００へ
の厚さを有するＧａＡｓでできたエピタキシャル層１０
５が従来の方法によってＧａＡｓウェハ１００上に形成
される。次に、典型的には２０００〜４０００Ａの厚さ
を有する二酸化シリコンでできた誘電体層１１０が化学
蒸発着法（ＣＶＤ）のような従来の方法によってエビク
キシャル層１０５上に形成される。誘電体層１１０は、
ＧａＡｓウェハ中のゲート電極が形成される領域に対す
るブリパシヘーション（Ｐｒｅ〜Ｐａ５ｓｔｖａｔｉｏ
ｎ ） Ｆｅとして勤ら（。
の厚さを有するＧａＡｓでできたエピタキシャル層１０
５が従来の方法によってＧａＡｓウェハ１００上に形成
される。次に、典型的には２０００〜４０００Ａの厚さ
を有する二酸化シリコンでできた誘電体層１１０が化学
蒸発着法（ＣＶＤ）のような従来の方法によってエビク
キシャル層１０５上に形成される。誘電体層１１０は、
ＧａＡｓウェハ中のゲート電極が形成される領域に対す
るブリパシヘーション（Ｐｒｅ〜Ｐａ５ｓｔｖａｔｉｏ
ｎ ） Ｆｅとして勤ら（。
このブリパシーションによって、次の処理期間中、ゲー
ト電極領域が保護される。窒化シリコン、ポリイミドま
たはそれらの混合物などの他の物質も誘電体層１１０と
して用いることができる。
ト電極領域が保護される。窒化シリコン、ポリイミドま
たはそれらの混合物などの他の物質も誘電体層１１０と
して用いることができる。
第２図に示されるように、誘電体層１１０の複数部分が
複数の領域１１３において除去される。そして、ドレイ
ン電極、ソース電極用のオーム性接触部１１５，１１６
が標準な技術によって領域１１３に形成される。
複数の領域１１３において除去される。そして、ドレイ
ン電極、ソース電極用のオーム性接触部１１５，１１６
が標準な技術によって領域１１３に形成される。
たとえば、ホトレジスト層（図示せず）がＧａＡｓ上に
付着される。ホトレジスト・層内のドレインおよびソー
ス領域に対応する部分に開口が形成され、適当な金属の
層が連続的に開口内に被着される。
付着される。ホトレジスト・層内のドレインおよびソー
ス領域に対応する部分に開口が形成され、適当な金属の
層が連続的に開口内に被着される。
ドレインおよびソース用開口部周辺のホトレジストおよ
び余分な金属は除去され、最後に上記金属層は、それら
がお互いにかつＧａＡｓ表面と合金化する迄加熱される
。第３図はオーム性接触部１１５゜１１６が領域１１３
内に形成された後の、第２図に示した構造の上面図であ
る。
び余分な金属は除去され、最後に上記金属層は、それら
がお互いにかつＧａＡｓ表面と合金化する迄加熱される
。第３図はオーム性接触部１１５゜１１６が領域１１３
内に形成された後の、第２図に示した構造の上面図であ
る。
第４図に示されているように、第１ホ（・レジスト層１
２０がオーム性接触部１１５．１１６および誘電体層１
１０上に被着（延在）される。標準的なホトリングラフ
ィ技術によって、ゲート電極のベース領域に対応する、
ホトレジスト層１２０の領域１２５が選択的に除去され
る。ホトレジス） ５１２０の厚さは１〜１．５Ｉの範
囲にある。第４図の表面において、領域１２５を横切る
距離Ｗは０．６５〜１ガの範囲にあるのが望ましい。
２０がオーム性接触部１１５．１１６および誘電体層１
１０上に被着（延在）される。標準的なホトリングラフ
ィ技術によって、ゲート電極のベース領域に対応する、
ホトレジスト層１２０の領域１２５が選択的に除去され
る。ホトレジス） ５１２０の厚さは１〜１．５Ｉの範
囲にある。第４図の表面において、領域１２５を横切る
距離Ｗは０．６５〜１ガの範囲にあるのが望ましい。
次に、性成された構造体は金属化される。典型的には、
１０００〜１５００Ａの厚さを有するアルミニウムでて
きた金属層１３０が角度蒸着技術によって、ホトレジス
ト層１２０．その側壁１２１および誘電体層１１０上に
被着される。しかし、５００Ａ程度の薄い厚さを用いる
のがよい。
１０００〜１５００Ａの厚さを有するアルミニウムでて
きた金属層１３０が角度蒸着技術によって、ホトレジス
ト層１２０．その側壁１２１および誘電体層１１０上に
被着される。しかし、５００Ａ程度の薄い厚さを用いる
のがよい。
アルミニウム金属被着の間、ＧａＡｓウェハ１００は、
入射アルミニウムビーム（矢印１２２によって示されて
いる）に垂直な平面から１０〜１４度の範囲の角度で傾
けられる。アルミニウム蒸着を１０〜１４度の角度をも
って生じさせる結果、ホトレジスト層側壁１２８が誘電
体層１１０の領域１２９に対する金属被着がなされない
ようにし、緑１２７を形成する。
入射アルミニウムビーム（矢印１２２によって示されて
いる）に垂直な平面から１０〜１４度の範囲の角度で傾
けられる。アルミニウム蒸着を１０〜１４度の角度をも
って生じさせる結果、ホトレジスト層側壁１２８が誘電
体層１１０の領域１２９に対する金属被着がなされない
ようにし、緑１２７を形成する。
従って、点線１３１の下にある誘電体層１１０上の領域
で１２９では金泥は全く被着されない。ここで、角度蒸
着技術はゲート・電極形成の準備のために、ゲート電極
領域をマスクするのに用いられている。゛これは、前述
した従来技術が、角度蒸着という標準的な技術をゲート
電極を直接形成するために使用していることと異なる点
である。
で１２９では金泥は全く被着されない。ここで、角度蒸
着技術はゲート・電極形成の準備のために、ゲート電極
領域をマスクするのに用いられている。゛これは、前述
した従来技術が、角度蒸着という標準的な技術をゲート
電極を直接形成するために使用していることと異なる点
である。
第４図の平面において、領域１２９を横切る距離りは約
０．２５〜０．３０．／’＋の範囲にある。この距離が
ゲート長に相当する。なお、本明細書において、ゲート
幅、ゲート長という用語は標準的な意味で用いられてい
ることに注意すべきである。すなわち、ゲート長という
用語は、ドレインからソースへ走る第１の仮想線の方向
に沿ってとられたものであり、グー）・幅という用語は
前記第１の仮想線に垂直の第２の仮想線に沿ってとられ
たものである。
０．２５〜０．３０．／’＋の範囲にある。この距離が
ゲート長に相当する。なお、本明細書において、ゲート
幅、ゲート長という用語は標準的な意味で用いられてい
ることに注意すべきである。すなわち、ゲート長という
用語は、ドレインからソースへ走る第１の仮想線の方向
に沿ってとられたものであり、グー）・幅という用語は
前記第１の仮想線に垂直の第２の仮想線に沿ってとられ
たものである。
上述したように、マイクロ波ＦＥＴでは、低い電気抵抗
を維持しながら、ゲート長をできるだけ短くすることが
望ましい。第５図は、領域１２９にゲート長を形成した
第４図に示された構造の一部の上面図を示す。
を維持しながら、ゲート長をできるだけ短くすることが
望ましい。第５図は、領域１２９にゲート長を形成した
第４図に示された構造の一部の上面図を示す。
第６図に示されているように、グー［・長領域１２９の
誘電体層１１０は、ＣＦ、→−０２雰囲気中で、５０Ｗ
（７） ）＞ 力Ｔｓ 力で、５０〜７０分間反応性イ
オンエンチング技術を行うことによって除去され、下に
あるＧａＡｓエピタキシャル層１０５が露出される。
誘電体層１１０は、ＣＦ、→−０２雰囲気中で、５０Ｗ
（７） ）＞ 力Ｔｓ 力で、５０〜７０分間反応性イ
オンエンチング技術を行うことによって除去され、下に
あるＧａＡｓエピタキシャル層１０５が露出される。
金ｇＦｉ１３０および第１ホトレジストＮ１２０は、オ
ーム性接触部１１５．１１６および誘電体層１１０上か
らエツチングや化学リフトオフ法のような従来の方法に
よって除去される。次に、第７図に示すように、ホトレ
ジスト層１４０がオーム性接触部１１５゜１１６および
誘電体層１１０の複数部分１４２上に被着（延在）され
る。そして、次にゲート長領域１２９の露出されたＧａ
Ａｓエピタキシャル層が化学ウェット・エッチされ、図
示されるように谷（くぼみ）領域１５０が形成される。
ーム性接触部１１５．１１６および誘電体層１１０上か
らエツチングや化学リフトオフ法のような従来の方法に
よって除去される。次に、第７図に示すように、ホトレ
ジスト層１４０がオーム性接触部１１５゜１１６および
誘電体層１１０の複数部分１４２上に被着（延在）され
る。そして、次にゲート長領域１２９の露出されたＧａ
Ａｓエピタキシャル層が化学ウェット・エッチされ、図
示されるように谷（くぼみ）領域１５０が形成される。
第８図は、第７図に示されたゲート長領域の上面図であ
る。第７図、第８図に示された幅す、深さａはソース−
ドレイン間電流測定によって決定される。ソース−ドレ
イン間電流測定値は、ウェット・エツチング以前にそれ
ぞれオーム性接触部１１５および１１６のところにある
ソース領域とドレイン領域の間の電流を最初に測定する
ことによって得られる。そしてウェット・エツチングを
開始し、３０〜４０秒後停止し、再びソース−ドレイン
領域間で電流が測定される。エツチング後になされたソ
ース−ドレイン間電流測定値が所定の規格内にある場合
は、エツチングをそれ以上する必要はない。しかし、測
定値がその電流規格内になげれば、ウェット・エツチン
グ以前に得られた測定値およびエツチング後に得られた
測定値は付加的エツチングに要求されるエッチ速度およ
び時間を計算するのに用いられる。
る。第７図、第８図に示された幅す、深さａはソース−
ドレイン間電流測定によって決定される。ソース−ドレ
イン間電流測定値は、ウェット・エツチング以前にそれ
ぞれオーム性接触部１１５および１１６のところにある
ソース領域とドレイン領域の間の電流を最初に測定する
ことによって得られる。そしてウェット・エツチングを
開始し、３０〜４０秒後停止し、再びソース−ドレイン
領域間で電流が測定される。エツチング後になされたソ
ース−ドレイン間電流測定値が所定の規格内にある場合
は、エツチングをそれ以上する必要はない。しかし、測
定値がその電流規格内になげれば、ウェット・エツチン
グ以前に得られた測定値およびエツチング後に得られた
測定値は付加的エツチングに要求されるエッチ速度およ
び時間を計算するのに用いられる。
典型的には、電流規格は１００μゲート幅当り３０〜４
０ｍＡの範囲にあるのが好適である。エツチング後約１
５０ＯＡのエピタキシャル層１０５か各領域１５０にお
いて除去される。
０ｍＡの範囲にあるのが好適である。エツチング後約１
５０ＯＡのエピタキシャル層１０５か各領域１５０にお
いて除去される。
第９図に示されているように、ホトレジスト層１４４、
誘電体層１１０．およびＧａＡｓエピタキシャル層１０
５の各領域１５０中の表面１４４における表面部１・１
５に金属化が施される。金冗層１５９（これは実際には
、チタン、プラチナおよび金の連続層である）は、ホト
レジスト１４０の熱による変形を起こさないような電力
で被着される。また、スパッタ蒸着の場合には、ゲート
電極におけるＧａＡｓ表面１４４に対する放射線ｔｎｆ
ＪＧを減少する電力で被着される。チタン、プラチナお
よび金の厚さは典型的にはそれぞれ２０００Ａ、 １５
００＾および６０００八である。ン皮着は、たとえば、
金属が真空蒸着装置内で集束電子ビームで蒸着される蒸
着技術によってなすこともできる。
誘電体層１１０．およびＧａＡｓエピタキシャル層１０
５の各領域１５０中の表面１４４における表面部１・１
５に金属化が施される。金冗層１５９（これは実際には
、チタン、プラチナおよび金の連続層である）は、ホト
レジスト１４０の熱による変形を起こさないような電力
で被着される。また、スパッタ蒸着の場合には、ゲート
電極におけるＧａＡｓ表面１４４に対する放射線ｔｎｆ
ＪＧを減少する電力で被着される。チタン、プラチナお
よび金の厚さは典型的にはそれぞれ２０００Ａ、 １５
００＾および６０００八である。ン皮着は、たとえば、
金属が真空蒸着装置内で集束電子ビームで蒸着される蒸
着技術によってなすこともできる。
この作業を実施するのに適当な装置はＡｉｒｃｏ Ｔｅ
ｍｅｓ−ｃａ１社によって製造されたモデルＢＪＤ−１
８００被着装置である。ホトレジスト層１４０の熱によ
る変形を起こさない電力でなされることを条件として、
同じじ被着をなすのに他の適当な装置を用いることもで
きるということは、当業者にとって自明である。
ｍｅｓ−ｃａ１社によって製造されたモデルＢＪＤ−１
８００被着装置である。ホトレジスト層１４０の熱によ
る変形を起こさない電力でなされることを条件として、
同じじ被着をなすのに他の適当な装置を用いることもで
きるということは、当業者にとって自明である。
金ＪｍｌＷ１５９に対して１例として特に有利な合金を
示したけれども、たとえば、タングステン、モリブデン
、パラジウム、アルミニウム、クロム、ハフニウム、お
よびこれら金属の合金等の多数の他の適当な金泥も用い
ることができることは当業者にとって自明のことである
。ホトレジスト層１４０とともにその上にある金ＥＪ５
１５９の部分がたとえば化学的リフトオフ技術によって
除去された後、第１０図に示されるように、完成された
ゲート電極１６０が残る。
示したけれども、たとえば、タングステン、モリブデン
、パラジウム、アルミニウム、クロム、ハフニウム、お
よびこれら金属の合金等の多数の他の適当な金泥も用い
ることができることは当業者にとって自明のことである
。ホトレジスト層１４０とともにその上にある金ＥＪ５
１５９の部分がたとえば化学的リフトオフ技術によって
除去された後、第１０図に示されるように、完成された
ゲート電極１６０が残る。
ゲート電極１６０は領域１２９の誘電体層１１０内の開
口を通して延びる。ウェハの平らな表面に対して垂直の
表面におけるゲート電極の断面形状は、“Ｔ“字形を有
している。それはＧａＡｓエピタキシャル表面部１４５
と接する比較的狭い幹部１６１、および領域１２９の誘
電体層１１０内の開口上で上記幹部の両側に突出する比
較的大きな（延在された）肩部１６２を有している。
口を通して延びる。ウェハの平らな表面に対して垂直の
表面におけるゲート電極の断面形状は、“Ｔ“字形を有
している。それはＧａＡｓエピタキシャル表面部１４５
と接する比較的狭い幹部１６１、および領域１２９の誘
電体層１１０内の開口上で上記幹部の両側に突出する比
較的大きな（延在された）肩部１６２を有している。
本発明のこの実施例の長所の一つは、敏感なゲート領域
１２５（第４図参照）およびゲート谷領域１５０がゲー
ト形成の間汚染から保護されるということである。ゲー
ト谷領域およびゲート電極形成後の処理の間に生じる汚
染は、ゲート電極形成以前に誘電体層１１０でオーム性
接触部間の領域をプリパシベーションすることによって
大幅に減少される。それによって順方向バイアスゲ−１
・電圧に対する相互コンダクタンスがかなり改良される
。
１２５（第４図参照）およびゲート谷領域１５０がゲー
ト形成の間汚染から保護されるということである。ゲー
ト谷領域およびゲート電極形成後の処理の間に生じる汚
染は、ゲート電極形成以前に誘電体層１１０でオーム性
接触部間の領域をプリパシベーションすることによって
大幅に減少される。それによって順方向バイアスゲ−１
・電圧に対する相互コンダクタンスがかなり改良される
。
ゲート電極形成後にブリパシヘーション層を形成する従
来の装置においては、１ｆｌ当り１６０ｍ５ （ミリシ
ーメンス）であったが、ゲート電（を形成以前にゲート
領域にプリパシベーショ〉・を施す本発明の好適実施例
においては、１ｗｎ当り２５０ｍ５と高い相互コンダク
タンスの値が、測定された。第１１図は本発明の実施例
に従って製造され、通常のソース構造において用いられ
るＭＥＳｌ’ＥＴの利得−出力特性を示す。増幅器や発
振器のような種々の装置では、所定の出力電力レベルに
対してできるだけ高い利得を有するのが望ましい。
来の装置においては、１ｆｌ当り１６０ｍ５ （ミリシ
ーメンス）であったが、ゲート電（を形成以前にゲート
領域にプリパシベーショ〉・を施す本発明の好適実施例
においては、１ｗｎ当り２５０ｍ５と高い相互コンダク
タンスの値が、測定された。第１１図は本発明の実施例
に従って製造され、通常のソース構造において用いられ
るＭＥＳｌ’ＥＴの利得−出力特性を示す。増幅器や発
振器のような種々の装置では、所定の出力電力レベルに
対してできるだけ高い利得を有するのが望ましい。
第１１図に示されているように、所定の出力電力に対す
る利得の約４ｄＢ増加が、従来技術に比較してゲート形
成以前にブリパシベーション層を用いる本素子で得られ
た。他の利点は電気的ゲート抵抗率が１／２〜１／３に
減少することである。１ｒゲーｔ−ｍ当り６ｆｌ以下の
ゲート抵抗率が普通である。
る利得の約４ｄＢ増加が、従来技術に比較してゲート形
成以前にブリパシベーション層を用いる本素子で得られ
た。他の利点は電気的ゲート抵抗率が１／２〜１／３に
減少することである。１ｒゲーｔ−ｍ当り６ｆｌ以下の
ゲート抵抗率が普通である。
第１２図〜第１６図には本発明の他の実施例が示されて
いる。第１図〜第１０図に示された実施例に対応する要
素は同じ参照番号が付されている。第１図〜第１０図に
関して述べられた実施例に対してこの実施例の異なる点
は、基本的に、ゲート電極１２５のベース領域が薄い金
属層によって分離された２つのホトレジスト層を用いて
決められることにある。
いる。第１図〜第１０図に示された実施例に対応する要
素は同じ参照番号が付されている。第１図〜第１０図に
関して述べられた実施例に対してこの実施例の異なる点
は、基本的に、ゲート電極１２５のベース領域が薄い金
属層によって分離された２つのホトレジスト層を用いて
決められることにある。
第１２図に示されるように、誘電体（ブリパシベーショ
ン）ＦｔｌｌＯが上述したように形成される。
ン）ＦｔｌｌＯが上述したように形成される。
この誘電体層１１０は、上述したように、ゲート電極領
域を汚染および次の処理から保護するブリパシベーショ
ン層としても勤らく。ドレイン電極およびソース電極に
対するオーム性接触部１１５，１１６゜も上述のように
して形成される。ホトレジスｌ−ｍ１２０はオーム性接
触部１１５，１１６および誘電体層１１０上に被着（延
在）される。典型的には、５０〜１００Ａの範囲の厚さ
を有するアルミニウムでできた金泥Ｎ１７０がスパンタ
リングや蒸着のような従来の方法によってホトレジスト
層１２０上に被着される。
域を汚染および次の処理から保護するブリパシベーショ
ン層としても勤らく。ドレイン電極およびソース電極に
対するオーム性接触部１１５，１１６゜も上述のように
して形成される。ホトレジスｌ−ｍ１２０はオーム性接
触部１１５，１１６および誘電体層１１０上に被着（延
在）される。典型的には、５０〜１００Ａの範囲の厚さ
を有するアルミニウムでできた金泥Ｎ１７０がスパンタ
リングや蒸着のような従来の方法によってホトレジスト
層１２０上に被着される。
ホトレジスト層１８０が金属層１７０上に被着（延在）
される。ゲート電極のベース領域１２５は、その領域内
の第１ホトレジスト層１２０．金ＥＦｉｆ１７０および
第２ホトレジスト層１８０を従来の方法によって除去す
ることによって形成される。
される。ゲート電極のベース領域１２５は、その領域内
の第１ホトレジスト層１２０．金ＥＦｉｆ１７０および
第２ホトレジスト層１８０を従来の方法によって除去す
ることによって形成される。
第１３図に更に示されているように、典型的には２００
０〜３０００μの範囲にある厚さを冑する金属層１３０
が角度蒸着技術によってホトレジスｔ−Ｊ’ｅ１８０お
よび誘電体層１１０上に被着される。金泥層１３０の被
着は第４図の実施例に関して述べたと同じ態様でなされ
る。ゲート長領域１２９の誘電体層１１０ば反応性イオ
ンエツチング技術によって除去され、下のＧａＡｓエピ
タキシャル層１０５が露出される。ゲート長領域１２９
中の露出されたＧａＡｓエピタキシャル１１０５は化学
的ウェット・エッチされ、各領域１５０が形成される。
０〜３０００μの範囲にある厚さを冑する金属層１３０
が角度蒸着技術によってホトレジスｔ−Ｊ’ｅ１８０お
よび誘電体層１１０上に被着される。金泥層１３０の被
着は第４図の実施例に関して述べたと同じ態様でなされ
る。ゲート長領域１２９の誘電体層１１０ば反応性イオ
ンエツチング技術によって除去され、下のＧａＡｓエピ
タキシャル層１０５が露出される。ゲート長領域１２９
中の露出されたＧａＡｓエピタキシャル１１０５は化学
的ウェット・エッチされ、各領域１５０が形成される。
各領域１５０の深さは上述したと同条のソース−ドレイ
ン電流測定値によって決定される。
ン電流測定値によって決定される。
第１４図において、金属層１５９（これは第９図に示さ
れたものと同様に、チタン、プラチナ、および金の連続
層である）が、上述したと同じ態様でＧａＡｓエピタキ
シャル層１０５の表面１４４における一部分１４５上に
被着される。第１５図に更に示されているように、金属
層１３０、ホトレジス）一層１８０、金泥層１７０およ
びホトレジスｈ 層１２０が化学的リフ）・オフ法によ
って除去される。金ＦＳ層１３０の一部１９０は、領域
１９５において誘電体層１１０の上に残る。第１６図に
示されているように、金］ｍｆｆ１１３０の部分１９０
は、ウェット・・工・７チングのような従来の方法によ
って領域１９５上で除去され、完成されたゲート電極１
６０が残る。
れたものと同様に、チタン、プラチナ、および金の連続
層である）が、上述したと同じ態様でＧａＡｓエピタキ
シャル層１０５の表面１４４における一部分１４５上に
被着される。第１５図に更に示されているように、金属
層１３０、ホトレジス）一層１８０、金泥層１７０およ
びホトレジスｈ 層１２０が化学的リフ）・オフ法によ
って除去される。金ＦＳ層１３０の一部１９０は、領域
１９５において誘電体層１１０の上に残る。第１６図に
示されているように、金］ｍｆｆ１１３０の部分１９０
は、ウェット・・工・７チングのような従来の方法によ
って領域１９５上で除去され、完成されたゲート電極１
６０が残る。
ゲート電極１６０は領域１２９における誘電体層１１０
内の開口を通して延びる。ＧａＡｓウェハ表面１００の
平らな表面に垂直な表面におけるゲート電極１６０の断
面形状は反転″Ｌ“字形を有する。ゲート電極１６０は
、ＧａＡｓエピタキシャル層１０５の一部１４５に接す
る比較的狭い枠部分１６１、および領域１２９の誘電体
層１１０内の開口を介して領域１９５上で、一方の側に
突出する（延在した）肩部分１６２を有する。前述した
実施例において実現された同様の相互コンダクタンス、
ゲート抵抗および利得の改良がこの実施例でも得られた
。
内の開口を通して延びる。ＧａＡｓウェハ表面１００の
平らな表面に垂直な表面におけるゲート電極１６０の断
面形状は反転″Ｌ“字形を有する。ゲート電極１６０は
、ＧａＡｓエピタキシャル層１０５の一部１４５に接す
る比較的狭い枠部分１６１、および領域１２９の誘電体
層１１０内の開口を介して領域１９５上で、一方の側に
突出する（延在した）肩部分１６２を有する。前述した
実施例において実現された同様の相互コンダクタンス、
ゲート抵抗および利得の改良がこの実施例でも得られた
。
（発明の効果）
本発明によれば、オーム性接触部間の領域の誘電体層は
、ゲート電極が形成される半導体ウェーハ表面上の領域
に対するブリパシベーション層として働く。このブリパ
シベーションによって、次の処理の間に、ゲート電極領
域の処理中に生じる汚染から保護される。これは、処理
中に、敏感なゲート電極の保護が全くなされない従来の
方法とは異なるものである。ゲート電極形成に先立って
行なわれるこのプリパシベーションの結果、ゲート長の
大幅な減少、ＭＥＳＦＥＴの相互コンダクタンス、ゲー
ト抵抗および利得の改良が達成される。
、ゲート電極が形成される半導体ウェーハ表面上の領域
に対するブリパシベーション層として働く。このブリパ
シベーションによって、次の処理の間に、ゲート電極領
域の処理中に生じる汚染から保護される。これは、処理
中に、敏感なゲート電極の保護が全くなされない従来の
方法とは異なるものである。ゲート電極形成に先立って
行なわれるこのプリパシベーションの結果、ゲート長の
大幅な減少、ＭＥＳＦＥＴの相互コンダクタンス、ゲー
ト抵抗および利得の改良が達成される。
第１図から第１０図は、本発明の一実施例による半導体
素子の製造方法を示した工程図、第１１図は第１図から
第１０図に示した方法で得られたトランジスタの特性線
図、第１２図から第１６図は本発明の他の実施例による
半導体素子の製造方法を示した工程図である。 １００：半導体ウェーハ、１０５ ： ＧａＡｓＪ−ピ
タキシャル層、１１０：誘電体層、１１５．１１６：ホ
ーム性接触部、１２０：第１ホトレジスト層、１３０：
金属層、１４０：第２ホトレジスト層、１５９：金属層
、ゲート電極、１７０：金属層、１８０：ホトレジスト
層ＩＧ １ Ｇ２ ＦＩＧ ３ ＦＩＧ ５ ＦＩＧ ６ ■ ＦＩＧ１５
素子の製造方法を示した工程図、第１１図は第１図から
第１０図に示した方法で得られたトランジスタの特性線
図、第１２図から第１６図は本発明の他の実施例による
半導体素子の製造方法を示した工程図である。 １００：半導体ウェーハ、１０５ ： ＧａＡｓＪ−ピ
タキシャル層、１１０：誘電体層、１１５．１１６：ホ
ーム性接触部、１２０：第１ホトレジスト層、１３０：
金属層、１４０：第２ホトレジスト層、１５９：金属層
、ゲート電極、１７０：金属層、１８０：ホトレジスト
層ＩＧ １ Ｇ２ ＦＩＧ ３ ＦＩＧ ５ ＦＩＧ ６ ■ ＦＩＧ１５
Claims (1)
- 半導体ウェハ表面の第一領域上に誘電体層を形成し、
前記誘電体層によって分離された前記半導体ウェハの第
２、第３領域に第１、第２接触部を形成し、前記誘電体
層の前記第１領域中に開口を形成して前記半導体ウェハ
の表面を露出させ、前記露出された領域に谷領域を形成
し、そして前記谷領域の前記半導体ウェハ部分に金属層
を形成して成る半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/634,250 US4618510A (en) | 1984-09-05 | 1984-09-05 | Pre-passivated sub-micrometer gate electrodes for MESFET devices |
| US634250 | 1984-09-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6164171A true JPS6164171A (ja) | 1986-04-02 |
| JPH07107905B2 JPH07107905B2 (ja) | 1995-11-15 |
Family
ID=24543011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60189322A Expired - Lifetime JPH07107905B2 (ja) | 1984-09-05 | 1985-08-28 | 半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4618510A (ja) |
| JP (1) | JPH07107905B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220375A (ja) * | 1985-03-26 | 1986-09-30 | Nec Corp | 半導体装置およびその製造方法 |
| CN115172164A (zh) * | 2022-07-28 | 2022-10-11 | 北海惠科半导体科技有限公司 | 肖特基二极管及其制备方法 |
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|---|---|---|---|---|
| IT1190294B (it) * | 1986-02-13 | 1988-02-16 | Selenia Ind Elettroniche | Una struttura di fotopolimero a multistrati (mlr) per la fabbricazione di dispositivi mesfet con gate submicrometrico e con canale incassato (recesse) di lunghezza variabile |
| US4700462A (en) * | 1986-10-08 | 1987-10-20 | Hughes Aircraft Company | Process for making a T-gated transistor |
| KR920009718B1 (ko) * | 1987-08-10 | 1992-10-22 | 스미도모덴기고오교오 가부시기가이샤 | 화합물반도체장치 및 그 제조방법 |
| US5112763A (en) * | 1988-11-01 | 1992-05-12 | Hewlett-Packard Company | Process for forming a Schottky barrier gate |
| JPH0355852A (ja) * | 1989-07-25 | 1991-03-11 | Sony Corp | 半導体装置の製造方法 |
| US4935377A (en) * | 1989-08-01 | 1990-06-19 | Watkins Johnson Company | Method of fabricating microwave FET having gate with submicron length |
| JPH03245527A (ja) * | 1990-02-23 | 1991-11-01 | Rohm Co Ltd | 微細加工方法 |
| JP3147009B2 (ja) * | 1996-10-30 | 2001-03-19 | 日本電気株式会社 | 電界効果トランジスタ及びその製造方法 |
| JP3120754B2 (ja) * | 1997-05-29 | 2000-12-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6194268B1 (en) | 1998-10-30 | 2001-02-27 | International Business Machines Corporation | Printing sublithographic images using a shadow mandrel and off-axis exposure |
| JP2002026034A (ja) * | 2000-07-05 | 2002-01-25 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7115921B2 (en) * | 2004-08-31 | 2006-10-03 | International Business Machines Corporation | Nano-scaled gate structure with self-interconnect capabilities |
| US20090267114A1 (en) * | 2006-03-28 | 2009-10-29 | Nec Corporation | Field effect transistor |
| US20070134943A2 (en) * | 2006-04-02 | 2007-06-14 | Dunnrowicz Clarence J | Subtractive - Additive Edge Defined Lithography |
| US8476168B2 (en) * | 2011-01-26 | 2013-07-02 | International Business Machines Corporation | Non-conformal hardmask deposition for through silicon etch |
| US10927450B2 (en) * | 2018-12-19 | 2021-02-23 | Applied Materials, Inc. | Methods and apparatus for patterning substrates using asymmetric physical vapor deposition |
Family Cites Families (4)
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| JPS58190070A (ja) * | 1982-04-30 | 1983-11-05 | Toshiba Corp | 接合形電界効果トランジスタの製造方法 |
| US4525919A (en) * | 1982-06-16 | 1985-07-02 | Raytheon Company | Forming sub-micron electrodes by oblique deposition |
| US4519127A (en) * | 1983-02-28 | 1985-05-28 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of manufacturing a MESFET by controlling implanted peak surface dopants |
-
1984
- 1984-09-05 US US06/634,250 patent/US4618510A/en not_active Expired - Lifetime
-
1985
- 1985-08-28 JP JP60189322A patent/JPH07107905B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220375A (ja) * | 1985-03-26 | 1986-09-30 | Nec Corp | 半導体装置およびその製造方法 |
| CN115172164A (zh) * | 2022-07-28 | 2022-10-11 | 北海惠科半导体科技有限公司 | 肖特基二极管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107905B2 (ja) | 1995-11-15 |
| US4618510A (en) | 1986-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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