JPH0247034B2 - - Google Patents
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- Publication number
- JPH0247034B2 JPH0247034B2 JP58027016A JP2701683A JPH0247034B2 JP H0247034 B2 JPH0247034 B2 JP H0247034B2 JP 58027016 A JP58027016 A JP 58027016A JP 2701683 A JP2701683 A JP 2701683A JP H0247034 B2 JPH0247034 B2 JP H0247034B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- reset
- transistors
- transistor
- potential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
（技術分野）
この発明はダイナミツクランダムアクセスメモ
リ（以下Ｄ−RAMという）に用いて好適なMOS
型ワード線信号駆動回路に関する。
リ（以下Ｄ−RAMという）に用いて好適なMOS
型ワード線信号駆動回路に関する。
（従来技術）
記憶容量が大きくアクセスタイムの速いMOS
型Ｄ−RAMを高集積化して実現しようとする
と、構成素子であるMOSトランジスタを縮少化
する必要がある。このためゲート長が短かくなり
いわゆるシヨートチヤンネル効果によつてドレイ
ン・ソース間のリーク電流が増加する場合があ
る。このためＤ−RAM内のワードライン信号駆
動回路がこのリーク電流により誤動作することが
ある。即ち、ページモードに切替えてワード線を
選択し、活性化信号を印加してハイレベル（以下
“Ｈ”と称する）にした後、ビツト線を順次選択
してメモリセルに書込を行つていく過程で、選択
されたワード線の“Ｈ”電位が前述したリーク電
流により電位降下をおこしてしまい書込が完全に
行なえない状態が発生することがあつた。Ｄ−
RAMの設計にあたつては前述したシヨートチヤ
ンネル効果が発生しない限度までゲート長を短か
くするが、シヨートチヤンネル効果の発生は
MOSトランジスタのドレイン・ソース間に印加
される電圧の大きさに大きく依存するため印加電
圧の比較的低いメモリセル部と印加電圧の比較的
高いワード線信号駆動回路などの周辺回路部とを
同一仕様でトランジスタの設計を行うと上述した
不都合が発生することが多かつた。
型Ｄ−RAMを高集積化して実現しようとする
と、構成素子であるMOSトランジスタを縮少化
する必要がある。このためゲート長が短かくなり
いわゆるシヨートチヤンネル効果によつてドレイ
ン・ソース間のリーク電流が増加する場合があ
る。このためＤ−RAM内のワードライン信号駆
動回路がこのリーク電流により誤動作することが
ある。即ち、ページモードに切替えてワード線を
選択し、活性化信号を印加してハイレベル（以下
“Ｈ”と称する）にした後、ビツト線を順次選択
してメモリセルに書込を行つていく過程で、選択
されたワード線の“Ｈ”電位が前述したリーク電
流により電位降下をおこしてしまい書込が完全に
行なえない状態が発生することがあつた。Ｄ−
RAMの設計にあたつては前述したシヨートチヤ
ンネル効果が発生しない限度までゲート長を短か
くするが、シヨートチヤンネル効果の発生は
MOSトランジスタのドレイン・ソース間に印加
される電圧の大きさに大きく依存するため印加電
圧の比較的低いメモリセル部と印加電圧の比較的
高いワード線信号駆動回路などの周辺回路部とを
同一仕様でトランジスタの設計を行うと上述した
不都合が発生することが多かつた。
（目的）
この発明の目的は高速化のためのシヨートチヤ
ンネルの要求は満たしつつもシヨートチヤンネル
効果による誤動作の発生をなくすることの出来る
MOS型ワード線信号駆動回路を提供するにある。
ンネルの要求は満たしつつもシヨートチヤンネル
効果による誤動作の発生をなくすることの出来る
MOS型ワード線信号駆動回路を提供するにある。
（概要）
この発明は上記目的を達成するために、ワード
線信号駆動回路内の一部のMOSトランジスタの
スレツシヨルド電圧を他のトランジスタのそれに
比して大きくなるようにしたもので、以下実施例
に基づいて詳細に説明する。
線信号駆動回路内の一部のMOSトランジスタの
スレツシヨルド電圧を他のトランジスタのそれに
比して大きくなるようにしたもので、以下実施例
に基づいて詳細に説明する。
（実施例）
第１図はワード線信号駆動回路を含むこの発明
が適用されるＤ−RAMの回路結線図である。
が適用されるＤ−RAMの回路結線図である。
ワード線信号駆動回路はワード線活性化信号端
子Ｐに一端が接続され、ゲートに供給されるワー
ド線選択信号D1，D2…Dnに応答してワード線
L1，L2…Lnに活性化信号を伝達するトランジス
タQ11，Q12，…Q1oと、このワード線L1，L2…Ln
上の活性化信号をリセツトするリセツト回路１０
とから構成される。２０はメモリ部で、トランジ
スタＴとコンデンサＣの組からなるメモリセルが
マトリツクス状に配列されている。各メモリセル
はワード線L1，L2…Lnとビツト線B1，B2，…Bn
とに結合しており、選択的にコンデンサＣに電荷
を蓄積することにより記憶が行なわれる。
子Ｐに一端が接続され、ゲートに供給されるワー
ド線選択信号D1，D2…Dnに応答してワード線
L1，L2…Lnに活性化信号を伝達するトランジス
タQ11，Q12，…Q1oと、このワード線L1，L2…Ln
上の活性化信号をリセツトするリセツト回路１０
とから構成される。２０はメモリ部で、トランジ
スタＴとコンデンサＣの組からなるメモリセルが
マトリツクス状に配列されている。各メモリセル
はワード線L1，L2…Lnとビツト線B1，B2，…Bn
とに結合しており、選択的にコンデンサＣに電荷
を蓄積することにより記憶が行なわれる。
従来の回路ではメモリを構成するトランジスタ
Ｔを含めすべてのトランジスタのゲート長は同一
になるように設計されていたが、第１図に示した
回路では図中に点線で囲んで示したトランジスタ
Q11，Q12，Q1o，Q21，Q22…Q2oのスレツシヨル
ド電圧を他のトランジスタのそれよりも高くして
いる。製造工程を増加させることなく一部のトラ
ンジスタのスレツシヨルド電圧を高くするにはゲ
ート長を他のトランジスタのそれよりも長くすれ
ば良く、これは写真蝕刻用のマスクを一部変更す
るだけで簡単に実現することができる。
Ｔを含めすべてのトランジスタのゲート長は同一
になるように設計されていたが、第１図に示した
回路では図中に点線で囲んで示したトランジスタ
Q11，Q12，Q1o，Q21，Q22…Q2oのスレツシヨル
ド電圧を他のトランジスタのそれよりも高くして
いる。製造工程を増加させることなく一部のトラ
ンジスタのスレツシヨルド電圧を高くするにはゲ
ート長を他のトランジスタのそれよりも長くすれ
ば良く、これは写真蝕刻用のマスクを一部変更す
るだけで簡単に実現することができる。
次に第１図の回路の動作を説明するが、簡単の
ためにワード線L1とL2についてのみ説明を限定
するが他も同様である。第２図は動作を説明する
ためのタイミングチヤートである。ワード線活性
化信号端子Ｐの電位がVCC＋VTH＋α（ここでVCC
は電源電圧、VTHはトランジスタQ11，Q12のスレ
ツシヨルド電圧、αは余裕電圧である。）まで立
上り、その後ワード線選択信号端子D1に電源電
圧VCCが印加されるとトランジスタQ11はオンし
て活性化信号をワード線L1に伝達する。この時
ワード線L1の電位はVCCとなつて“Ｈ”となる。
ワード線L1の電位上昇にともなつてトランジス
タQ31がオンし始め、ワード線L1の電位がトラン
ジスタQ31のスレツシヨルド電圧VTH3を越えると、
リセツト線Ｎの電位はVCC−VTH4（ここでVTH4はト
ランジスタQ4のスレツシヨルド電圧）からOVに
落ちる。リセツト線Ｎの電位降下にともないトラ
ンジスタQ21がオフし始め、その電位がVTH2（ここ
でVTH2はトランジスタQ21，Q22のスレツシヨルド
電圧）以下になつたところで完全にオフ状態とな
る。選択されなかつたワード線選択信号端子D2
はOVに保たれているためトランジスタQ12はオ
ンせず、ワード線L2の電位はOVである。
ためにワード線L1とL2についてのみ説明を限定
するが他も同様である。第２図は動作を説明する
ためのタイミングチヤートである。ワード線活性
化信号端子Ｐの電位がVCC＋VTH＋α（ここでVCC
は電源電圧、VTHはトランジスタQ11，Q12のスレ
ツシヨルド電圧、αは余裕電圧である。）まで立
上り、その後ワード線選択信号端子D1に電源電
圧VCCが印加されるとトランジスタQ11はオンし
て活性化信号をワード線L1に伝達する。この時
ワード線L1の電位はVCCとなつて“Ｈ”となる。
ワード線L1の電位上昇にともなつてトランジス
タQ31がオンし始め、ワード線L1の電位がトラン
ジスタQ31のスレツシヨルド電圧VTH3を越えると、
リセツト線Ｎの電位はVCC−VTH4（ここでVTH4はト
ランジスタQ4のスレツシヨルド電圧）からOVに
落ちる。リセツト線Ｎの電位降下にともないトラ
ンジスタQ21がオフし始め、その電位がVTH2（ここ
でVTH2はトランジスタQ21，Q22のスレツシヨルド
電圧）以下になつたところで完全にオフ状態とな
る。選択されなかつたワード線選択信号端子D2
はOVに保たれているためトランジスタQ12はオ
ンせず、ワード線L2の電位はOVである。
次にVCCの電位を持つリセツト信号がリセツト
信号端子Ｒに入力されるとトランジスタQ4はオ
ン状態となり、リセツト線Ｎの電位はVCC−VTH4
まで昇圧される。そしてリセツト線Ｎの電位が
VTH2以上になつたところでトランジスタQ21，Q22
がオン状態となり、ワード線L1の電位はOVに減
圧していく。それと同時にトランジスタQ31，
Q32がオフし、リセツト線Ｎの電位はVCC−VTH4
に落ちつく。このような動作においてワード線
L1，L2はワード線選択信号によつて選択された
時のみ“Ｈ”となりリセツト信号によつてリセツ
トされるまで“Ｈ”の状態を維持している必要が
ある。
信号端子Ｒに入力されるとトランジスタQ4はオ
ン状態となり、リセツト線Ｎの電位はVCC−VTH4
まで昇圧される。そしてリセツト線Ｎの電位が
VTH2以上になつたところでトランジスタQ21，Q22
がオン状態となり、ワード線L1の電位はOVに減
圧していく。それと同時にトランジスタQ31，
Q32がオフし、リセツト線Ｎの電位はVCC−VTH4
に落ちつく。このような動作においてワード線
L1，L2はワード線選択信号によつて選択された
時のみ“Ｈ”となりリセツト信号によつてリセツ
トされるまで“Ｈ”の状態を維持している必要が
ある。
従来の回路ではトランジスタQ11，Q12，Q21，
Q22のシヨートチヤンネル効果によりリーク電流
が発生しワード線L1，L2の“Ｈ”の電位が降下
したり、ワード線活性化信号の電位が降下してし
まうという欠点があつたが、第１図に示したよう
にトランジスタQ11，Q12…Q1o，Q21，Q22，…
Q2oのスレツシヨルド電圧を高くして、シヨート
チヤンネル効果によるリーク電流が発生しないよ
うにしておけばこのような欠点を解消することが
出来る。（第２図には点線で電位降下をともなう
場合の波形図を示している。）したがつて正常な
メモリ書込動作が阻害されることはなくなる。
Q22のシヨートチヤンネル効果によりリーク電流
が発生しワード線L1，L2の“Ｈ”の電位が降下
したり、ワード線活性化信号の電位が降下してし
まうという欠点があつたが、第１図に示したよう
にトランジスタQ11，Q12…Q1o，Q21，Q22，…
Q2oのスレツシヨルド電圧を高くして、シヨート
チヤンネル効果によるリーク電流が発生しないよ
うにしておけばこのような欠点を解消することが
出来る。（第２図には点線で電位降下をともなう
場合の波形図を示している。）したがつて正常な
メモリ書込動作が阻害されることはなくなる。
なおこの発明は第１図に示した回路にのみ限定
されるものではなく、ワード線に活性化信号を伝
達するトランジスタとワード線に接続されてリセ
ツト動作を行うトランジスタのゲート長を他のト
ランジスタのそれに比して長くしたすべての
MOS型ワード線信号駆動回路に適用出来ること
はいうまでもない。
されるものではなく、ワード線に活性化信号を伝
達するトランジスタとワード線に接続されてリセ
ツト動作を行うトランジスタのゲート長を他のト
ランジスタのそれに比して長くしたすべての
MOS型ワード線信号駆動回路に適用出来ること
はいうまでもない。
（効果）
以上実施例に基づいて詳細に説明したように、
この発明では回路を構成するトランジスタのスレ
ツシヨルド電圧を異ならせてシヨートチヤンネル
効果によるリーク電流の発生を防止するようにし
たので、高速化と良好な動作マージンという２つ
の要求を同時に満足するＤ−RAMを実現するこ
とが出来るというすぐれた効果がある。
この発明では回路を構成するトランジスタのスレ
ツシヨルド電圧を異ならせてシヨートチヤンネル
効果によるリーク電流の発生を防止するようにし
たので、高速化と良好な動作マージンという２つ
の要求を同時に満足するＤ−RAMを実現するこ
とが出来るというすぐれた効果がある。
第１図はこの発明が適用されるＤ−RAMの回
路結線図の一例、第２図は第１図の回路動作を説
明するためのタイムチヤートである。 １０……リセツト回路、２０……メモリ部、
Q11，Q12，…Q1o……スレツシヨルド電圧の高い
トランジスタ（第１のトランジスタ）、Q21，
Q22，…Q2o……スレツシヨルド電圧の高いトラ
ンジスタ（第２のトランジスタ）、Ｐ……ワード
線活性化信号端子、D1，D2…Dn……ワード線選
択信号端子、L1，L2…Ln……ワード線、Ｒ……
ワード線リセツト信号端子。
路結線図の一例、第２図は第１図の回路動作を説
明するためのタイムチヤートである。 １０……リセツト回路、２０……メモリ部、
Q11，Q12，…Q1o……スレツシヨルド電圧の高い
トランジスタ（第１のトランジスタ）、Q21，
Q22，…Q2o……スレツシヨルド電圧の高いトラ
ンジスタ（第２のトランジスタ）、Ｐ……ワード
線活性化信号端子、D1，D2…Dn……ワード線選
択信号端子、L1，L2…Ln……ワード線、Ｒ……
ワード線リセツト信号端子。
Claims (1)
- 【特許請求の範囲】 １ ワード線選択信号に応答してワード線にワー
ド線活性化信号を伝達する第１のMOSトランジ
スタと、リセツト信号に応答して前記ワード線の
活性化信号レベルをリセツトするリセツト回路と
を具備したMOS型ワード線信号駆動回路におい
て、 前記リセツト回路にあつて前記ワード線に接続
され前記リセツト信号印加時に前記ワード線の活
性化信号レベルをリセツトする第２のMOSトラ
ンジスタと前記第１のMOSトランジスタとのゲ
ート長をメモリセルを構成するトランジスタのゲ
ート長よりも長くした事を特徴とするMOS型ワ
ード線信号駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027016A JPS59154689A (ja) | 1983-02-22 | 1983-02-22 | Ｍｏｓ型ワ−ド線信号駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58027016A JPS59154689A (ja) | 1983-02-22 | 1983-02-22 | Ｍｏｓ型ワ−ド線信号駆動回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241352A Division JPH07105135B2 (ja) | 1991-09-20 | 1991-09-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59154689A JPS59154689A (ja) | 1984-09-03 |
| JPH0247034B2 true JPH0247034B2 (ja) | 1990-10-18 |
Family
ID=12209292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58027016A Granted JPS59154689A (ja) | 1983-02-22 | 1983-02-22 | Ｍｏｓ型ワ−ド線信号駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59154689A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07105135B2 (ja) * | 1991-09-20 | 1995-11-13 | 沖電気工業株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5255338A (en) * | 1975-10-31 | 1977-05-06 | Hitachi Ltd | Memory |
-
1983
- 1983-02-22 JP JP58027016A patent/JPS59154689A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59154689A (ja) | 1984-09-03 |
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