JPH0247129B2 - - Google Patents
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- Publication number
- JPH0247129B2 JPH0247129B2 JP54057373A JP5737379A JPH0247129B2 JP H0247129 B2 JPH0247129 B2 JP H0247129B2 JP 54057373 A JP54057373 A JP 54057373A JP 5737379 A JP5737379 A JP 5737379A JP H0247129 B2 JPH0247129 B2 JP H0247129B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- filter
- capacitor
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1213—Frequency selective two-port networks using amplifiers with feedback using transistor amplifiers
Landscapes
- Feedback Control In General (AREA)
- Control Of Electric Motors In General (AREA)
- Filters And Equalizers (AREA)
- Networks Using Active Elements (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は、例えばPLLモータサーボ回路のデ
ジタル位相比較部において、チヤージポンプの出
力側に接続されるローパスフイルタに関する。
ジタル位相比較部において、チヤージポンプの出
力側に接続されるローパスフイルタに関する。
従来のPLLモータサーボ回路は第１図のよう
に構成されている。図において、モータ１の回転
軸に設けられた周波数発電機FG２からの信号が
波形整形回路３を通じてデジタル位相比較回路
DPC４に供給される。また基準発振器５からの
基準の周波数の信号がDPC４に供給され、これ
らの比較誤差出力がチヤージポンプCP６に供給
される。そしてこのCP６からの信号がローパス
フイルタ７に供給され、ローパスフイルタ７の出
力信号が増幅器８を通じて電圧比較回路９に供給
される。さらにFG２からの信号が周波数電圧変
換回路１０を通じて電圧比較回路９に供給され、
これらの比較出力が増幅器１１を通じてモータ１
に供給される。
に構成されている。図において、モータ１の回転
軸に設けられた周波数発電機FG２からの信号が
波形整形回路３を通じてデジタル位相比較回路
DPC４に供給される。また基準発振器５からの
基準の周波数の信号がDPC４に供給され、これ
らの比較誤差出力がチヤージポンプCP６に供給
される。そしてこのCP６からの信号がローパス
フイルタ７に供給され、ローパスフイルタ７の出
力信号が増幅器８を通じて電圧比較回路９に供給
される。さらにFG２からの信号が周波数電圧変
換回路１０を通じて電圧比較回路９に供給され、
これらの比較出力が増幅器１１を通じてモータ１
に供給される。
この回路においてDPC４からは、第２図Ａに
示すような発振器５の出力信号と第２図Ｂに示す
ようなFG２の出力信号との位相差に応じて、第
２図Ｃ，Ｄに示すような信号が出力される。さら
にCP６は一種のスイツチング機構であつて、
DPC４からの信号に対して第２図Ｅに示すよう
な信号が形成される。なお、この信号において、
破線で示した部分は出力端がフローテイング状態
になつている。そしてこの信号がローパスフイル
タ７に供給されて第２図Ｆに示すような電圧信号
にされ、この電圧と周波数電圧変換回路１０から
の電圧とが比較されてこれが一定の関係になるよ
うにモータ１の回転が制御される。
示すような発振器５の出力信号と第２図Ｂに示す
ようなFG２の出力信号との位相差に応じて、第
２図Ｃ，Ｄに示すような信号が出力される。さら
にCP６は一種のスイツチング機構であつて、
DPC４からの信号に対して第２図Ｅに示すよう
な信号が形成される。なお、この信号において、
破線で示した部分は出力端がフローテイング状態
になつている。そしてこの信号がローパスフイル
タ７に供給されて第２図Ｆに示すような電圧信号
にされ、この電圧と周波数電圧変換回路１０から
の電圧とが比較されてこれが一定の関係になるよ
うにモータ１の回転が制御される。
そして、この回路において、CP６の出力側に
接続されるローパスフイルタ７としては、従来は
第３図のようなホールド形のアクテイブフイルタ
が用いられていた。すなわち第３図において、
CP６の出力端子が抵抗値R1の抵抗器７１を通じ
てFET７２の制御端子に接続され、このFET７
２の出力端子がダーリントン接続されたトランジ
スタ７３，７４を通じて増幅器８の入力端子に接
続される。さらにFET７２の制御端子が容量値
C1のコンデンサ７５、抵抗値R2の抵抗器７６の
直列回路を通じて増幅器８に接続される。
接続されるローパスフイルタ７としては、従来は
第３図のようなホールド形のアクテイブフイルタ
が用いられていた。すなわち第３図において、
CP６の出力端子が抵抗値R1の抵抗器７１を通じ
てFET７２の制御端子に接続され、このFET７
２の出力端子がダーリントン接続されたトランジ
スタ７３，７４を通じて増幅器８の入力端子に接
続される。さらにFET７２の制御端子が容量値
C1のコンデンサ７５、抵抗値R2の抵抗器７６の
直列回路を通じて増幅器８に接続される。
この回路において、CP６の出力端がフローテ
イング状態のときは、コンデンサ７５の電圧は保
持され、増幅器８に供給される電圧も保持され
る。これに対してCP６の出力端に高電位のパル
スが形成されると、抵抗器７１の両端間に高電位
のパルスが形成され、実線矢印の向きに電流が流
されてコンデンサ７５が充電される。このため増
幅器８に供給される電圧が降下される。またCP
６の出力端に低電位のパルスが形成されると、破
線矢印の向きに電流が流されてコンデンサ７５が
放電され、増幅器８に供給される電圧が上昇され
る。
イング状態のときは、コンデンサ７５の電圧は保
持され、増幅器８に供給される電圧も保持され
る。これに対してCP６の出力端に高電位のパル
スが形成されると、抵抗器７１の両端間に高電位
のパルスが形成され、実線矢印の向きに電流が流
されてコンデンサ７５が充電される。このため増
幅器８に供給される電圧が降下される。またCP
６の出力端に低電位のパルスが形成されると、破
線矢印の向きに電流が流されてコンデンサ７５が
放電され、増幅器８に供給される電圧が上昇され
る。
こうしてCP６の出力に応じて変化する直流電
圧が、フイルタ７から取り出される。なおこのフ
イルタ７の伝達関数は、 Ｔ（ｓ）＝１＋sC1R2／sC1R1 但しｓ＝jω となつている。
圧が、フイルタ７から取り出される。なおこのフ
イルタ７の伝達関数は、 Ｔ（ｓ）＝１＋sC1R2／sC1R1 但しｓ＝jω となつている。
ところがこの回路において、起動時にサーボル
ープをオープンにし、任意の手段でモータ１を始
動した後にサーボループをクローズドにしたとす
る。その場合に、FET７２はループがオープン
の期間オフになつており、コンデンサ７５の端子
電圧がほぼ電源電圧Ｅまで充電されている。この
ためループがクローズドになつても、このコンデ
ンサ７５が抵抗器７１を通じて放電されてFET
７２の制御端子の電位V1が所定範囲に入るまで、
FET７２は動作しないことになる。すなわち、
サーボループがクローズドになつても、サーボ動
作が開始されるまでに時間遅れを生じてしまう。
ープをオープンにし、任意の手段でモータ１を始
動した後にサーボループをクローズドにしたとす
る。その場合に、FET７２はループがオープン
の期間オフになつており、コンデンサ７５の端子
電圧がほぼ電源電圧Ｅまで充電されている。この
ためループがクローズドになつても、このコンデ
ンサ７５が抵抗器７１を通じて放電されてFET
７２の制御端子の電位V1が所定範囲に入るまで、
FET７２は動作しないことになる。すなわち、
サーボループがクローズドになつても、サーボ動
作が開始されるまでに時間遅れを生じてしまう。
またPLLモータサーボ回路の特性上、ローパ
スフイルタ７の時定数を相当に長くしなければな
らない。そのため起動時にローパスフイルタ７の
出力がサーボの動作範囲に入るまでの時間が長く
必要となつてくる。この場合に、上述のローパス
フイルタ７において、CP６から供給される電圧
のピーク値をV2、電流のピーク値をＩとすると、 Ｉ＝V2−V1／R1 となり、フイルタ７の出力電圧の変化の傾きは、 Ｉ／C1 で与えられる。
スフイルタ７の時定数を相当に長くしなければな
らない。そのため起動時にローパスフイルタ７の
出力がサーボの動作範囲に入るまでの時間が長く
必要となつてくる。この場合に、上述のローパス
フイルタ７において、CP６から供給される電圧
のピーク値をV2、電流のピーク値をＩとすると、 Ｉ＝V2−V1／R1 となり、フイルタ７の出力電圧の変化の傾きは、 Ｉ／C1 で与えられる。
本発明はこのような点にかんがみ、起動時にサ
ーボ動作にはいるまでの時間が短くなるようにし
たローパスフイルタを提供するものである。すな
わち本発明においては、サーボロツク状態で上述
のアクテイブフイルタと同等の伝達関数を有する
ラグリード形のフイルタと、高入力インピーダン
スのバツフアアンプを用いてローパスフイルタを
構成する。以下図面を参図しながら、本発明の一
実施例について説明しよう。
ーボ動作にはいるまでの時間が短くなるようにし
たローパスフイルタを提供するものである。すな
わち本発明においては、サーボロツク状態で上述
のアクテイブフイルタと同等の伝達関数を有する
ラグリード形のフイルタと、高入力インピーダン
スのバツフアアンプを用いてローパスフイルタを
構成する。以下図面を参図しながら、本発明の一
実施例について説明しよう。
第４図において、CP６の出力端子が抵抗値R1
の抵抗器８１を通じてFET８２の制御端子に接
続され、このFET８２の出力端子が抵抗器８３
を通じて接地されると共に、リツプルフイルタ８
４を通じて増幅器８の入力端子に接続される。さ
らにFET８２の制御端子が容量値C1のコンデン
サ８５、抵抗値R2の抵抗器８６の直列回路を通
じて接地される。
の抵抗器８１を通じてFET８２の制御端子に接
続され、このFET８２の出力端子が抵抗器８３
を通じて接地されると共に、リツプルフイルタ８
４を通じて増幅器８の入力端子に接続される。さ
らにFET８２の制御端子が容量値C1のコンデン
サ８５、抵抗値R2の抵抗器８６の直列回路を通
じて接地される。
この回路において、抵抗器８１，８６及びコン
デンサ８５にてラグリード形のフイルタが構成さ
れ、FET８２及び抵抗器８３にて高入力カイン
ピーダンスのバツフアアンプが構成される。
デンサ８５にてラグリード形のフイルタが構成さ
れ、FET８２及び抵抗器８３にて高入力カイン
ピーダンスのバツフアアンプが構成される。
次にこの回路の伝達関数を考える。
一般に電流源をサンプリンクスイツチによりコ
ンデンサC1を充電した場合、電流源をIi(A)、出力
電圧をV0（Ｖ）、サンプラの周基とパルス幅をＴ
（sec）、Ｗ（sec）とすると、１パルスによるV0の
変化高ΔV＝Ｉ／C1Ｗより、 V0＝oT 〓t=0 ΔV＝oT 〓t=0 Ｉ／C1Ｗ＝oT 〓t=0 Ｉ／C1・Ｗ／Ｔ・Ｔ 但しｎ＝自然数とする。
ンデンサC1を充電した場合、電流源をIi(A)、出力
電圧をV0（Ｖ）、サンプラの周基とパルス幅をＴ
（sec）、Ｗ（sec）とすると、１パルスによるV0の
変化高ΔV＝Ｉ／C1Ｗより、 V0＝oT 〓t=0 ΔV＝oT 〓t=0 Ｉ／C1Ｗ＝oT 〓t=0 Ｉ／C1・Ｗ／Ｔ・Ｔ 但しｎ＝自然数とする。
となる。
ここで、周期Ｔを充分小とみなして離散時間系
を連続時間系に変換すると、 V0＝∫nT t=0Ｉ／C1・Ｗ／Ｔdt となり、完全な積分応答となる。
を連続時間系に変換すると、 V0＝∫nT t=0Ｉ／C1・Ｗ／Ｔdt となり、完全な積分応答となる。
これを一般化して、パルス幅Ｗを時間（ｔ）の
関数Ｗ（ｔ）と置いて初期値０でラプラス変換す
ると、 V0（ｓ）＝Ｉ／Ｔ・１／sC1Ｗ（ｓ） ……(1) となる。
関数Ｗ（ｔ）と置いて初期値０でラプラス変換す
ると、 V0（ｓ）＝Ｉ／Ｔ・１／sC1Ｗ（ｓ） ……(1) となる。
次に、電圧源Viと抵抗R1でコンデンサーの充
電を構成する。つまり次の線形化条件をＷ（ｔ）
の微小な変化に対してV0（ｔ）も微小にしか変化
せず、C1への電流Ｉ≒V1／R1一定とみなされる動作 範囲に限定する。
電を構成する。つまり次の線形化条件をＷ（ｔ）
の微小な変化に対してV0（ｔ）も微小にしか変化
せず、C1への電流Ｉ≒V1／R1一定とみなされる動作 範囲に限定する。
この基では定電流Ｉ＝｜V1｜／R1（V1はスイツチ
オン時のR1の両端電圧）であるため、(1)式が成
立し、 V0（ｓ）＝Ｉ／Ｔ・Ｉ／sC1Ｗ（ｓ）＝｜V1｜／Ｔ
・１／sC1R1Ｗ（ｓ）……(2) となる。
立し、 V0（ｓ）＝Ｉ／Ｔ・Ｉ／sC1Ｗ（ｓ）＝｜V1｜／Ｔ
・１／sC1R1Ｗ（ｓ）……(2) となる。
但し｜V1｜はR1両端のパルス波高値
そしてさらにこの条件の基で第４図のごとく
R2が設けられたときの応答は、重ね合わせの原
理により、 V0（ｓ）＝｜V1｜／Ｔ（１／sC1（R1＋R2） ＋R2／R1＋R2）Ｗ（ｓ） ……(3) ＝｜V1｜／Ｔ（１＋sC1R2／sC1（R1＋R2））Ｗ（ｓ
）……(4) が成立する。
R2が設けられたときの応答は、重ね合わせの原
理により、 V0（ｓ）＝｜V1｜／Ｔ（１／sC1（R1＋R2） ＋R2／R1＋R2）Ｗ（ｓ） ……(3) ＝｜V1｜／Ｔ（１＋sC1R2／sC1（R1＋R2））Ｗ（ｓ
）……(4) が成立する。
但し、細いパルス波成分を周期Ｔの間での平均
値でもつて離散時間系を連続時間系へ変換したも
のとする（(3)式第２項）。
値でもつて離散時間系を連続時間系へ変換したも
のとする（(3)式第２項）。
従つてこの系のフイルタとしての伝達関数Ｔ
（ｓ）は、 Ｔ（ｓ）＝１＋sC1R2／sC1（R1＋R2） で表わされ、ここでR1≫R2に設定することによ
り、上述のアクテイブフイルタと同様の完全積分
形のローパスフイルタが構成されている。
（ｓ）は、 Ｔ（ｓ）＝１＋sC1R2／sC1（R1＋R2） で表わされ、ここでR1≫R2に設定することによ
り、上述のアクテイブフイルタと同様の完全積分
形のローパスフイルタが構成されている。
そしてこの回路によれば、起動時にFET８２
が不動作になるようなことがないので、それによ
つてサーボ動作の開始が遅れるようなことがな
い。またコンデンサ８５に供給される電流のピー
ク値は、 Ｉ＝V2／R1＋R2 で与えられ、ここでR1≫R2であるから、コンデ
ンサ８５は第３図の回路の約２倍の電流が供給さ
れることになる。従つてフイルタ７の出力電圧の
変化の傾きも約２倍になり、サーボの動作範囲に
入るまでの時間が短くなる。
が不動作になるようなことがないので、それによ
つてサーボ動作の開始が遅れるようなことがな
い。またコンデンサ８５に供給される電流のピー
ク値は、 Ｉ＝V2／R1＋R2 で与えられ、ここでR1≫R2であるから、コンデ
ンサ８５は第３図の回路の約２倍の電流が供給さ
れることになる。従つてフイルタ７の出力電圧の
変化の傾きも約２倍になり、サーボの動作範囲に
入るまでの時間が短くなる。
さらに本発明によれば、図からも明らかなよう
に素子数が大幅に削減され、回路全体を小形かつ
軽量にできる。
に素子数が大幅に削減され、回路全体を小形かつ
軽量にできる。
こうしてPLLモータサーボ回路のローパスフ
イルタが構成されるわけであるが、本発明によれ
ば、簡単な構成で起動時にサーボ動作に入るまで
の時間を短くすることができる。
イルタが構成されるわけであるが、本発明によれ
ば、簡単な構成で起動時にサーボ動作に入るまで
の時間を短くすることができる。
なおバツフアアンプは、上述のFETのソース
ホロアに限らず、トランジスタのエミツタホロア
や、演算増幅器等の任意の構成が取り得る。
ホロアに限らず、トランジスタのエミツタホロア
や、演算増幅器等の任意の構成が取り得る。
第１図はPLLモータサーボ回路の構成図、第
２図はその説明のための波形図、第３図は従来の
ローパスフイルタの接続図、第４図は本発明の一
例の接続図である。 ６はチヤージポンプ、８１，８３，８６は抵抗
器、８２はFET、８５はコンデンサである。
２図はその説明のための波形図、第３図は従来の
ローパスフイルタの接続図、第４図は本発明の一
例の接続図である。 ６はチヤージポンプ、８１，８３，８６は抵抗
器、８２はFET、８５はコンデンサである。
Claims (1)
- 【特許請求の範囲】 １ デジタル位相比較回路に接続され、定常時出
力端がフローテイング状態似なるチヤージポンプ
と、該チヤージポンプの出力が供給され、入力と
出力間に接続された第１の抵抗及び出力と基準電
圧間に接続されたコンデンサと第２の抵抗との直
列回路よりなり、伝達関数が １＋sC1R2／１＋sC1（R1＋R2）となるラグリード形の
フイ ルタと、該ラグリード回路の出力に接続された高
入力抵抗のバツフアアンプとを設け、全体の伝達
関数が１＋sC1R2／sC1（R1＋R2）となるようにしたロー
パス フイルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5737379A JPS55149516A (en) | 1979-05-10 | 1979-05-10 | Low pass filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5737379A JPS55149516A (en) | 1979-05-10 | 1979-05-10 | Low pass filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55149516A JPS55149516A (en) | 1980-11-20 |
| JPH0247129B2 true JPH0247129B2 (ja) | 1990-10-18 |
Family
ID=13053783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5737379A Granted JPS55149516A (en) | 1979-05-10 | 1979-05-10 | Low pass filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55149516A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127389A (ja) * | 1990-09-19 | 1992-04-28 | Fujitsu Ltd | モータ駆動回路のｐｉ演算回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5280808A (en) * | 1975-12-27 | 1977-07-06 | Matsushita Electric Ind Co Ltd | Filter circuit |
-
1979
- 1979-05-10 JP JP5737379A patent/JPS55149516A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55149516A (en) | 1980-11-20 |
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