JPH0247686A - 表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は表示装置に係り、特に、表示用メモリとして画
像用マルチボートメモリを使用する場合に１回路を簡略
化することを可能とした表示装置に関する。

〔従来の技術〕

近年、コンピュータシステム等の表示装置において、表
示用メモリとして画像用マルチポートメモリが多用され
るようになってきた０画像用マルチポートメモリは、従
来のランダムアクセスメモリ（以下ＲＡＭと称す）と同
様のランダムアクセスポートの他にシリアルアクセスポ
ートを持ち、メモリ内部でランダムアクセスポートから
シリアルアクセスポートヘデータ転送することにより、
シリアルアクセスポートから映像出力データを取り出す
ことができる。ここで、内部データ転送に際し、転送す
るデータ列を指定するために転送用アドレスをランダム
アクセスポートより入力する必要がある。通常、ＣＰＵ
回路と表示回路は非同期で動作しているので、表示用メ
モリのアドレス制御を行なうロードアドレスストローブ
信号（ＲＡＳ）及びカラムアドレスストローブ信号（Ｃ
ＡＳ）をＣＰＵ回路側のタイミングとするか（映像デー
タ書き込み時）１表示回路側のタイミングとするか（映
像データ出力時）いずれにしても同期をとるため、転送
用アドレスを一時的に保持する手段が必要となる。

従来の表示装置では、「日経エレクトロニクス」１９８
６年６月３０日号（Ｎ　ｏ　、　３９８）第２２５頁か
ら第２５２頁において論じられているように、上記保持
手段として、ＣＰＵアドレスまたは転送用アドレスを保
持するためのアドレス・ラッチ回路を設けていた。

〔発明が解決しようとする課題〕

上記従来技術は１回路規模の点について配慮がされてお
らず、表示ドツト数が増大し、ＣＰＵアドレスや転送用
アドレスのビット数が多くなると、アドレス・ラッチ回
路を汎用ＴＴＬ−ＩＣなどで構成した場合にはＩＣ数の
増加を、またゲートアレイなどでＬＳＩ化した場合には
使用ゲート数の増大を招き、回路規模が大きくなるとい
う問題があった。

本発明の目的は、上記アドレス・ラッチ回路を設けるこ
となく、転送用アドレスを保持し、ＣＰＵ回路と表示回
路とを同期化させることを可能とした表示装置を提供す
ることにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明は１表示用メモリとし
て画像用マルチポートメモリを使用する表示装置の表示
回路において、表示アドレスを出力する表示制御回路に
与えられる基準クロック信号を一定期間供給停止させる
クロック制御回路を設けることを特徴とする。

このように構成された表示装置において、このクロック
制御回路が基準クロック信号の供給を停止している期間
中に１表示制御回路は１表示アドレスを保持し、この表
示アドレスを画像用マルチボートメモリの内部のデータ
転送用アドレスとして出力する。

〔作　用〕

表示制御回路は、映像データを出力するための表示アド
レスや水平同期信号などを出力し、基準クロック信号に
よってその動作を進行するが、クロック制御回路は、１
水平走査期間中における水平表示期間の最初の表示アド
レスが出力された時点で、表示制御回路に入力される基
準クロック信号の供給を停止させる。これによって表示
制御回路は、水平表示期間の最初の表示アドレスを保持
し続ける。

画像用マルチボートメモリは、この保持されたアドレス
を転送用アドレスとして利用できるので、表示制御回路
の外部にアドレス・ラッチを設ける必要がなくなる。

クロック制御回路は、一定期間基準クロック信号の供給
を停止させた後に、再び表示制御回路へ基準クロック信
号の供給を開始するが、この基準クロック信号の供給停
止期間中にＣＰＵ回路または表示回路が、画像用マルチ
ボートメモリの内部データ転送を実行させることにより
、表示制御回路が次の水平表示期間中に出力しようとし
た映像データ列が画像用マルチボートメモリのシリアル
・アクセス・ポートに転送され、所望の動作が得られる
。

ところで、上記の様に内部データ転送を行なうときに、
ＣＰＵ側のタイミングで行なう場合には、その間表示回
路側でアドレスを保持しておく必要がある。また、表示
回路側のタイミングで行なう場合には、その間転送アド
レスの保持以外にＣ’ＰＵの表示メモリへのアクセスを
禁止しておく必要がある。

〔実施例〕

以下、本発明の一実施例について図面を用いて説明する
。

第１図は、本発明の一実施例の表示装置のブロック図で
ある。

第１図において、クロック発生回路１は、ドットクロッ
ク信号（ＤＣＬＫ）を発生し、このＤＣＬＫを分周して
１文字周期のキャラクタ信号（ＣＣＬＫ）と、Ｍ徴用マ
ルチポートメモリからの映像データを並列から直列に変
換するときのロード信号（ＬＯＡＤ）とを発生する。

ＣＣＬＫは、クロック制御回路２に入力され、表示制御
回路３から出力される水平同期信号（Ｈ８ＹＮＣ）のタ
イミングにより一定クロック数だけマスクされ、表示制
御回路３への基準クロック信号（ＣＬ　Ｋ）となる。

表示制御回路３は、ＣＬＫを基に表示アドレスや水平、
垂直同期信号等の各種表示タイミング信号を出力する回
路であり、ＣＬＫの入力が停止した場合に出力をそのま
ま保持し続けるものであれば、１チツプ化されたＣＲＴ
コントローラ（以下ＣＲＴＣと称す）で構成してもよい
。このようなＣＲＴＣとしては１日立製作所製のＨＤ６
４４５等があげられる。

画像用マルチポートメモリ４は、ランダムアクセスポー
トとシリアルアクセスポートを持つＲＡＭの一種である
。このような画像用マルチポートメモリ４としては、日
立製作新製の）１Ｍ５３４６１等があげられる１画像用
マルチボートメモリ４のランダムアクセスポートは１表
示制御回路３が出力する表示アドレス及びＣＰＵ５が出
力するＣＰＵアドレスをマルチプレクサ６で時分割して
アドレス入力し、ＣＰＵ５とのデータ入出力を行なう０
画像用マルチボートメモリ４のシリアルアクセスポート
にはＣＬＫが入力され、映像データのシリアル出力が行
なわれる。

並列に配された画像用マルチポートメモリ４がらの映像
データ出力は、ｐ−＋ｓ変換回路（パラレル・シリアル
変換回路）７に入力され、ここでＤＣＬＫによる１ドツ
ト単位のシリアル出力に変換されて、ＣＲＴ装Ｗ８の映
像入力信号となる。

タイミング制御回路９は、画像用マルチポートメモリ４
のＲＡＳ及びＣＡＳ等のタイミング制御の他に１画像用
マルチポートメモリ４内のランダムアクセスポートから
シリアルアクセスポートへの内部データ転送の制御を行
なう回路である。

第２図はＣＲＴ装置８の入力信号仕様の一例を示す図で
ある。ここで、表示制御回路３のタイミング設定は、水
平総文字数１１２文字、水平表示文字数８０文字、水平
同期位置８８文字目、水平同期パルス幅１１文字とした
。

第２図（ａ）は１表示画面構成を示す、また。

第２図（ｂ）は、その王水率走査期間について示したも
ので、Ａで示した期間中に次の水平表示期間に出力する
最初のデータのアドレスｎを保持しておき、画像用マル
チポートメモリ４の内部データ転送を行なう。

このように設定することによって、表示制御回路３は、
Ｈ８ＹＮの立ち下がりが水平表示期間の最後に同期し、
その直後から次の水平表示期間に入ることになる。

第３図は、クロック制御回路２の構成例を示す図である
。

第３図において、電源０８時の初期状態を設定する回路
は省略しである。

カウンタ２１は、カウントイネーブル入力（ＥＮ）及び
プリセットロード入力（ＬＯＡＤ）を持ち、プリセット
値（図示せず）に応じた数だけＣＣＬＫをカウントし、
キャリー出力（ＣＯ）を生成する。このようなカウンタ
としては、汎用のＴＴＬ　−ＩＣのＬＳＩ６１等がある
。

Ｔフリップフロップ２２のＴ入力には、ＮＯＲゲート２
４の出力ＴＣＫが接続されている。

ＮＯＲゲートの入力端子には、カウンタ２１のｃｏと表
示制御回路３が出力する）（ＳＹＮＣが接続されている
。

従って、Ｔフリップフロップ２２の出力は。

ＣＯまたはＨ８ＹＮＣの入力により出力が反転する。Ｔ
フリップフロップ２２のＱ出力は、カウンタ２１のＥＮ
に入力され、また、Ｑ出力はクロックマスク信号（ＣＬ
ＫＭＳＫ）としてＡＮＤゲート２３に入力される。ＡＮ
Ｄゲート２３は、ＣＬＫＭＳＫがロウレベルの時だけ、
クロック発生回路１が出力するＣＣＬＫをマスクしく供
給停止し）、ＣＬＫＭＳＫがハイレベルの時には、ＣＣ
ＬＫをそのまま出力する。この出力償号（ＣＬＫ）が、
表示制御回路３及び画像用マルチポートメモリ４のシリ
アル出力用のクロック信号として用いられる。

第４図は、表示制御回路３として日立製作新製のＣＲＴ
　Ｃ）１０６４４５を用いた場合のクロック制御回路２
の動作を示すタイミングチャートである。

図中、時間軸を拡大した部分は、第２図（ｂ）中のＡで
示した画像用マルチポートメモリ４の内部データ転送タ
イミングに相当する部分である。

また、ＤＩ　ＳＰＴＭＧは、表示制御回路３自身の表示
動作をする期間を示すものである。このタイミングチャ
ートに示すように、第３図のクロック制御回路２では、
カウンタ２１がＣＣＬＫを１３パルス分カウントする間
（Ｈ８ＹＮＣの立ち下がりからＣ○の立ち下がりまでの
間）に１表示制御回路３へのＣＣＬＫの供給を停止して
おり、この間表示制御回路３では、その時の表示アドレ
ス（ここでは”　ＯＯ”　）を保持し続けることができ
る。

〔発明の効果〕

以上に説明したように、本発明は、画像用マルチポート
メモリを使用した表示装置の表示回路において、表示制
御回路へ供給する基準クロック信号を一定期間停止する
クロック制御回路を設けることにより、このクロック制
御回路基準タロツク信号の供給を停止している期間中に
、表示制御回路が表示アドレスを保持することができる
。そこで、この保持されている表示アドレスを、画像用
マルチポートメモリのランダムアクセスポートからシリ
アルアクセスポートへのデータ転送用アドレスとして使
用することができるので、従来のようにアドレス・ラッ
チ回路を設けることなく、転送用アドレスを保持したり
表示回路とＣＰＵ回路との同期化を実現できる。従って
、表示装置の表示精度が高まり、高品位の表示を行わせ
るときにも、回路規模の増大を押えることができるとい
う効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例の表示装置のブロック図、
第２図は第１図のＣＲＴ装置の入力信号仕様の一例を示
す図、第３図は第１図のクロック制御回路の構成例を示
す図、第４図は第１図のクロック制御回路の動作を示す
タイミングチャートを示す。 １・・・クロック発生回路、２・・・クロック制御回路
、３・・・表示制御回路、４・・・画像用マルチポート
メモリ、５・・・ＣＰＵ回路、６・・マルチプレクサ、
７・・・Ｐ−＋Ｓ変換回路、８・・・ＣＲＴ装置、９・
・・タイミング制御回路。

Claims (1)

【特許請求の範囲】
1. １．１画素周期に対応したドットクロック信号を基にし
   た基準クロック信号を入力し、各種タイミング信号や表
   示アドレスを発生する表示制御回路を備え、ＣＰＵから
   の読出しまたは書込みアクセス用のランダムアクセスポ
   ート及び表示用のシリアルアクセスポートを有する画像
   用マルチポートメモリを表示用メモリとして使用する表
   示装置の表示回路において、前記表示制御回路へ供給す
   る前記基準クロック信号を一定期間停止するクロック制
   御回路を設けたことを特徴とする表示装置。 ２、前記クロック制御回路が前記基準クロック信号の供
   給を停止している期間中に、前記表示制御装置は、前記
   表示アドレスを保持し、この表示アドレスを、前記画像
   用マルチポートメモリの前記ランダムアクセスポートか
   ら前記シリアルアクセスポートへのデータ転送用アドレ
   スとして出力することを特徴とする請求項１記載の表示
   装置。