JPH0247739A - 主記憶装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は亀子計算機システムにおける主記憶装置の制
御方式に関する。

〔従来の技術〕

第２図は電子計算機システムにおける従来の主記憶装置
の制御回路のブロック図を示すものである。

ｌは主記憶装置Ｂに与えるアドレス、データ、Ｒｅａｄ
又はＷｒ　ｉ　ｔｅ等の制御情報が乗るスプリント形式
のパスライン、２はパスライン１の中のアドレス情報、
３はデータ情報、４は主記憶装置Ｂに対する読み出しＲ
または書き込みＷ情報、５は自身の主記憶装置Ｂへの要
求かを判定するアドレス判定回路、６はその判定結果情
報、７は判定結果情報６に従い各種情報２．３．４を蓄
えるＦＩＦＯ構造のリクエストバッファ、８はリクエス
トバッファ７からの要求に従い主記憶装置Ｂを制御する
メモリコントローラである。パスライン１にはｃｐｕＡ
が接続され、ｃｐｕＡはこの制御回路を介して主記憶装
置Ｂを各種の要求情報を発してアクセスする。アドレス
判定回路５には主記憶装置Ｂ内のアドレス範囲が予め登
録されている。

次に動作について説明する。パスライン１に伝わる情報
の要求（Ｒ／Ｗ）が自分自身の主記憶装置Ｂが受は付け
るアドレスか否かをアドレス判定回路５により判定する
。リクエストバッファ７はその判定結果情報６を受けと
り、判定結果が真のときパスライン１からの各種情報２
，３．４をそれぞれ取り込む。リクエストバッファ７は
数段のバッファをもちＦＩＦＯ構造を成し、内部バッフ
ァが一杯になるまで各種情報２，３．４をとり込む。リ
クエストバッファ７内が一杯になるとパスライン１に一
杯であるという情ｒＡｆを伝える。各種情報の要求（Ｒ
／Ｗ）を発行するｃｐｕＡは、その情報ｒを受信後以後
、リクエストバッファ７に空きができるまで、以後の全
ての要求（Ｒ／Ｗ）を発行しないようにする。一方リク
エストバッファ７は要求（Ｒ／Ｗ）が−担取り込まれる
と、自己のバッファ内に格納して行く。このとき書き込
み要求Ｗの場合は、書き込むデータもバッファ内に格納
するため、リクエストバッファ７は早目に一杯になり、
情報ｆが出力される。

次にリクエストバッファ７は最も古い要求（Ｒ／Ｗ）か
ら順番に、取り込んである各種情報２．３．４をメモリ
コントロール回路８へ発行する。リクエストバッファ７
はメモリコントロール回路８の処理の完了を待ち、メモ
リコントロール回路８の処理が完了次第、次の要求（Ｒ
／Ｗ）をメモリコントロール回路８に対して発行する。

メモリコントロール回路８はリクエストバッファ７から
の要求内容（読み出し要求Ｒ１あるいは書き込み要求Ｗ
）に従い、主記憶装置Ｂヘアドレス情報２に対する読み
出しＲ１或いは書き込みＷ動作を行う。上記処理はリク
エストバッファ７が空になるまで、つまり主記憶装置Ｂ
に対する要求（Ｒ／Ｗ）がな（なるまで繰り返される。

〔発明が解決しようとする課題〕

従来の主記憶装置の制御回路は、以上のように構成され
ているので、書き込み要求Ｗが多数あると、リクエスト
バッファ７がすぐに満杯になり、ｃｐｕＡに対して要求
（Ｒ／Ｗ）の発行停止情報ｆが出力される傾度が多くな
る。従って、ｃｐｕＡが主記憶装置Ｂからデータを読み
出そうにも長く待たされてしまうという欠点があった。

この発明は、上記問題点を解消するためになされたもの
で、主記憶装置に対する読み出し要求Ｒが、先にある書
き込み要求Ｗに関与されることなく、該読み出し要求Ｒ
をできるだけ高速に受は付けられるようにし、要求元の
ｃｐｕ側へのデータ転送を高速化した主記憶装置の制御
方式を得ることを目的とする。

〔課題を解決するための手段〕

この発明においては、中央演算処理装置Ａから主記憶装
置Ｂに対して指定アドレス２．２′を含む読み出しＲ及
び書き込みＷ要求情報４をもってアクセスする主記憶装
置の制御方式において、要求情報４を受付は順に一次記
憶する第１のバッファ７を設け、この第１のバッファ７
から受付は順に出力される要求情報４のうち書き込みＷ
要求情報４のみを受付は順に一次記憶する第２のバッフ
ァ１１を設け、第１のバッファ７から出力される要求１
１７９Ｈ４のアドレス２と第２のバッファ１１から出力
される書き込みＷ要求情報４のアドレス２′とが一致し
た場合、該書き込みＷ要求情報４を優先して主記憶装置
Ｂに送出させ、それ以外の場合は常に第１のバッファ７
から出力される読み出しＲ要求情報４を優先して主記憶
装置Ｂに送出させるようにした。

〔作用５ この発明に係る主記憶装置の制御方式では、第１のバッ
ファ７から出力される要求のうち、書き込みＷ要求情報
４を分離して第２のバッファ１１に一時取り込み、第１
のバッファ７から読み出しＲ要求４を優先して取り出し
主記憶装置Ｂをアクセスする。読み出しＲ要求がなくな
った時点で、第２バフフア１１から書き込みＷ要求情報
４を取り出し、主記憶装置Ｂに書き込むようにした。読
み出しＲ要求情報のアドレス２と、書き込みＷ要求情報
のアドレス２′とが等しいときは、書き込みＷ要求を優
先して、主記憶Ｂに最新データを書き込んだ後で、該デ
ータを読み出すようにした。

〔実施例〕

以下、本発明を第１図を参照して説明する。第１図は計
算機システムにおける本発明の構成を示す図であり、同
図において、１は主記憶装置Ｂに与えるアドレス、デー
タ、Ｒｅａｄ又はＷｒｉｔｅ等の制御情報が乗るスプリ
ット形式のパスライン、２はパスライン１の中のアドレ
ス情報、３はデータ情報、４は主記憶装置Ｂに対する制
御命令の読み出しＲまたは書き込みＷ情報、５は自身の
主記憶装置Ｂへの要求かを判定するアドレス判定回路、
６はその判定結果情報、７は判定結果情報６に従い各種
情報２，３．４を蓄える第１のバッファのリクエストバ
ッファ、８は各種の要求に従い主記憶装置Ｂを制御する
メモリコントローラである。パスライン１には中央演算
処理装置のｃｐｕＡが接続され、ｃｐｕＡはこの制御回
路を介して主記憶装置Ｂを各種の要求情報を発してアク
セスし、アドレス判定回路５には主記憶装置Ｂ内のアド
レス範囲が予め登録されている。９はリクエストバッフ
ァ７に蓄えられる制御情報４から書き込み要求Ｗを検出
する回路、１０はその検出情報である。

１１は検出情報に従い、各種情報２，３．４を取り込む
第２バツフアのストアバッファである。

１２はリクエストバッファ７からの読み出し要求Ｒとス
トアバッファ１１からの書き込み要求Ｗの優先を指定制
御する要求優先度判定回路であり、その時に優先された
要求Ｒ又はＷをメモリコントロール８へ出力する。又２
′はストアバッファ１１内に蓄えられた書き込み要求Ｗ
のアドレス情報を示す。メモリコントロール回路８は要
求優先度判定回路１２からの要求に従い主記憶へのアド
レス２に対する読み出しあるいは書き込み動作を行う。

１５はリクエストバッファ７からの要求情報４について
のアドレス２とストアバッファ１１からの要求情報４に
ついてのアドレス２′とを比較し、その一致、不一致を
検出する一致判定部である。

次に動作について説明する。

パスライン１にｃｐｕＡから伝わる各種の要求（Ｒ／Ｗ
）が自分自身の主記憶装置Ｂが受は付けるアドレスか否
かをアドレス判定回路５により判定する。リクエストバ
ッファ７はその判定結果情報６を受は取り判定結果が真
のときパスライン１からの各種情報２．３．４を取り込
む。リクエストバッファ７は数段のＦＩＦＯ構造のバッ
ファがら成り、バッファが一杯になるまで各種情報２゜
３．４を取り込むことができる。リクエストバッファ７
が一杯になるとパスライン１に対して一杯であるという
情報ｆを伝える。要求を発行するＣｐｕＡは、その情報
ｆを受信後、以後リクエストバッファ７に空きが出来る
まで全ての要求を発行しないようにする。一方リクエス
トバッファ７は要求（Ｒ／Ｗ）が−担取り込まれると、
自己のバッファ内に格納して行く。このとき書き込み要
求Ｗの場合は、書き込むデータもバッファ内に格納する
ため、リクエストバッファ７は早目に一杯になり、情報
ｆが出力される。

次にリクエストバッファ７は最も古い要求（Ｒ／Ｗ）か
ら順番に、取り込んである各種情報２．３．４を出力す
る。検出回路９はその中の制御情報４から書き込み要求
Ｗを検出する。ストアバッファ１１はその検出情報１０
を受けとり、検出情報が真のときリクエストバッファ７
からのアドレス２、データ３及び書き込み要求Ｗ４を分
離して取り込む。

ストアバッファ１１は数十段のＦ　Ｉ　ｌ”　Ｏ構造の
バッファから成り、バッファが一杯になるまで、これら
アドレス２、データ３及び書き込み要求Ｗ４を取り込む
ことができる。ストアバッファ１１がすでに取り込んだ
要求で一杯のときは、リクエストバッファ７に対して一
杯であるという情報ｇを伝える。

リクエストバッファ７はこの情報ｇを受信した後は、出
力順番にある各種情報のうち書き込み要求Ｗ情報につい
ては出力を停止し、次の要求が読み出し要求Ｒ情報であ
れば優先度判定回路１２に直接出力する。

要求優先度判定回路１２は、リクエストバッファ７から
（る読み出し要求Ｒとストアバフファ■１からくる書き
込み要求Ｗとを比較判別し、優先制御を行ない読み出し
要求Ｒを書き込み要求Ｗよりも優先させてメモリコント
ロール回路８へ発行する。これにより、リクエストバッ
ファ７からの読み出し要求Ｒにより主記憶装置Ｂから指
定アドレスのデータが読み出され、パスライン１に転送
される。従って、リクエストバッファ７には読み出し要
求情１１ｉＲが出力された分の空きが発生し、パスライ
ン１からの次の要求（Ｒ／Ｗ）を受は付けることができ
る。

但しストアバッファ１１に蓄えられる書き込み要求Ｗア
ドレス２′と、リクエストバッファ７からの読み出し要
求Ｒのアドレス２が同一のとき、−致判定部１５はその
一致を検出し、−数情報りを要求優先度判定回路１２へ
伝える。この場合は、リクエストバッファ７からの読み
出し要求Ｒとストアバッファ１１からの書き込み要求Ｗ
の優先度が要求優先度判定回路１２により反転され、書
き込み要求Ｗが優先されてメモリコントロール回路８へ
発行される。これは最新のデータ情報を主記憶装置Ｂに
格納しておかないと、旧世代のデータ情報を読み出して
しまうので、それを防止するためである。

リクエストバッファ７およびストアバッファ１１はメモ
リコントロール回路８の処理の完了を待ち主記憶装置Ｂ
へのアクセス処理が完了次第、次の夫々の要求を優先度
判定回路１２に対して発行する。

上記処理はリクエストバッファ７およびストアバッフ１
１１両方の内部バッファが空になるまで、つまり自分自
身の主記憶装置Ｂに対する要求がなくなるまで繰り返さ
れる。

〔発明の効果〕

以上説明してきたように、この発明によれば、要求情報
を受付は順に一次記憶する第１のパ・ノファを設け、こ
の第１のバッファから受付は順に出力される要求情報の
うち書き込み要求情報のみを受付は順に一次記憶する第
２のバッファを設け、第１のバッファから出力される要
求情報のアドレスと第２のバッファから出力される書き
込み要求情報のアドレスとが一致した場合、該書き込み
要求情報を優先して主記憶装置に送出させ、それ以外の
場合は常に第１のバッファから出力される読み出し要求
情報を優先して主記憶装置に送出させるようにしたので
、読み出し要求が書き込み要求にあまり関与されないた
め、ｃｐｕで必要なデータを高速に転送することができ
る。これにより計算機システム全体の能率が向上する。

【図面の簡単な説明】

第１図は本発明の実施例を示す構成図、第２図は従来の
構成図である。 ■・・・パスライン、２，２・・・アドレス、３・・・
データ、４・・・制御命令、５・・・アドレス判定部、
６・・・結果情報、７・・・リクエストバッファ、８・
・・メモリコントロール回路、９・・・検出回路、１０
・・・検出情報、１１・・・ストアバッファ、１２・・
・要求優先度判定回路、１５・・・一致判定部、ｆ、　
　ｇ・・−杯情報、ｈ・・・−数情報。 代理人　　大　　岩　　増　　雄（ばか２名）第２図 １、事件の表示 特願昭 ６３　１９８３５９号 ２、発明の名称 ３、補正をする者 ５Ｃ１゛三夏電機株式会社 ：″′：′：景者枝　ぞ 丑　補正の対象 発明の詳細な説明の潤。 ６　補正の内容 （Ｉ＋明細書第１１頁第２０行目「８へ発行される。」
の後に以下の文を挿入する。 「−数情報りはストアバッファ１１には書き込み要求Ｗ
アドレス２′とリクエストバッファ７からの読み出し要
求Ｒアドレス２と一致するストアバッファ１１にある書
き込み要求Ｗ情報以前にスト７バツフア１１に蓄えられ
る書き込み要求Ｗをすへてメモリコントロール回路８へ
発行するまで要すｉＥ４モクご！！Ｉ　ス巨百呂各　−
二　・、征丑÷−姦許　−ミぶ上

Claims (1)

1. 【特許請求の範囲】 中央演算処理装置から主記憶装置に対して指定アドレス
   を含む読み出し及び書き込み要求情報をもってアクセス
   する主記憶装置の制御方式において、 前記要求情報を受付け順に一次記憶する第１のバッファ
   を設け、この第１のバッファから受付け順に出力される
   要求情報のうち前記書き込み要求情報のみを受付け順に
   一次記憶する第２のバッファを設け、前記第１のバッフ
   ァから出力される前記要求情報のアドレスと前記第２の
   バッファから出力される書き込み要求情報のアドレスと
   が一致した場合、該書き込み要求情報を優先して前記主
   記憶装置に送出させ、それ以外の場合は常に前記第１の
   バッファから出力される前記読み出し要求情報を優先し
   て主記憶装置に送出させるようにしたことを特徴とする
   主記憶装置の制御方式。