JPH0247854B2 - - Google Patents
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- Publication number
- JPH0247854B2 JPH0247854B2 JP57080944A JP8094482A JPH0247854B2 JP H0247854 B2 JPH0247854 B2 JP H0247854B2 JP 57080944 A JP57080944 A JP 57080944A JP 8094482 A JP8094482 A JP 8094482A JP H0247854 B2 JPH0247854 B2 JP H0247854B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- film
- semiconductor layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明はバイポーラ型の半導体集積回路装置の
製造方法に関するものである。
製造方法に関するものである。
第１図はベースとコレクタ間にシヨツトキーを
クランプしたバイポーラ型NPNトランジスター
の典型的なものである。こうしたトランジスター
はコレクタとベースとエミツタが別のフオトレジ
スト工程さらにベースとシヨツトキーのコンタク
ト部が別のフオトレジスト工程に依つて作られ
る。従つて各工程間に２〜3μの設計上のマージ
ンを必要とする。従つてコレクタとエミツタ電極
間さらにはエミツタとベース電極間に相当の間隔
を必要とする。この為トランジスターのコレク
タ、エミツタ、ベースと並んだ並行な方向（以下
タテ方向と呼ぶ）の集積度を向上させる事が出来
ない。またこの事がコレクタ、エミツタ間抵抗
（以下Rscと呼ぶ）を下げる事の障害にもなる為
にトランジスターのコレクタ、エミツタ、ベース
と並んだ直角方向（以下横方向と呼ぶ）の集積度
を向上させる事も出来ない。必然的にトランジス
ターのベース、コレクタ間の容量等の寄生容量も
減少さす事が出来ない為に高スピード化あるいは
ローパワー化にとつて大きな障害になる。
クランプしたバイポーラ型NPNトランジスター
の典型的なものである。こうしたトランジスター
はコレクタとベースとエミツタが別のフオトレジ
スト工程さらにベースとシヨツトキーのコンタク
ト部が別のフオトレジスト工程に依つて作られ
る。従つて各工程間に２〜3μの設計上のマージ
ンを必要とする。従つてコレクタとエミツタ電極
間さらにはエミツタとベース電極間に相当の間隔
を必要とする。この為トランジスターのコレク
タ、エミツタ、ベースと並んだ並行な方向（以下
タテ方向と呼ぶ）の集積度を向上させる事が出来
ない。またこの事がコレクタ、エミツタ間抵抗
（以下Rscと呼ぶ）を下げる事の障害にもなる為
にトランジスターのコレクタ、エミツタ、ベース
と並んだ直角方向（以下横方向と呼ぶ）の集積度
を向上させる事も出来ない。必然的にトランジス
ターのベース、コレクタ間の容量等の寄生容量も
減少さす事が出来ない為に高スピード化あるいは
ローパワー化にとつて大きな障害になる。
本発明の目的はコレクタ、エミツタ、ベース等
の各電極間の間隔を小さくしてトランジスターの
タテ方向の集積度を向上させこのことに依つてト
ランジスターのRsc等の寄生抵抗を減小させトラ
ンジスタの横方向の集積度をも向上させ高集積度
高性能のバイポーラ型集積回路装置を実現する有
効な製造方法を提供する事にある。
の各電極間の間隔を小さくしてトランジスターの
タテ方向の集積度を向上させこのことに依つてト
ランジスターのRsc等の寄生抵抗を減小させトラ
ンジスタの横方向の集積度をも向上させ高集積度
高性能のバイポーラ型集積回路装置を実現する有
効な製造方法を提供する事にある。
本発明の特徴は、第１導電型の半導体基体上に
高濃度の第２導電型の埋込領域を介して第２導電
型の半導体層が設けられ、第１および第２の端が
厚いフイールド絶縁膜に接している該半導体層の
素子形成領域にシヨツトキークランプ型バイポー
ラトランジスタを製造する方法において、前記素
子形成領域上に形成されたチツ化膜に、前記第１
および第２の端から離間する第１および第２の開
孔を形成する工程と、前記第１の開孔をマスク層
でマスクして、前記第２の開孔内に第１導電型の
不純物を導入する工程と、前記マスク層を除去し
た後、前記チツ化膜を用いた選択酸化により前記
第１および第２の開孔部内に、前記半導体層の表
面より一部埋設しかつ前記フイールド絶縁膜より
も薄い第１および第２の酸化膜を形成し、かつこ
れにより、前記導入された第１導電型の不純物に
より該第２の酸化膜の表面から埋設した底部下よ
り該半導体層の表面に延在する第１導電型の領域
を形成する工程と、前記第１の酸化膜と前記第１
の端との間の前記チツ化膜を除去し、ここに第２
導電型の不純物を導入して、前記半導体層の表面
から前記埋込領域に達する第２導電型の領域を形
成する工程と、前記第１および第２の酸化膜間の
前記チツ化膜を除去し、ここに第１導電型の不純
物および第２導電型の不純物を導入して前記第１
導電型の領域に接続する第１導電型のベース領域
および第２導電型のエミツタ領域を形成する工程
と、前記第２の酸化膜と前記第２の端との間の前
記チツ化膜を除去する工程と、前記第１の酸化膜
と前記第１の端間の全面に前記第２の導電型の領
域の表面に接続するコレクタ電極を、前記第１お
よび第２の酸化膜間の全面に前記エミツタ領域に
接続するエミツタ電極を、前記第２の酸化膜と前
記第２の端との間の全面に、前記第１導電型の領
域の前記表面にあらわれる部分に接続しかつそこ
と前記第２の端との間の第２導電型の半導体層の
表面とシヨツトキーバリアダイオードを形成する
ベース・シヨツトキーバリアダイオード電極を、
それぞれ形成する工程とを有する半導体集積回路
装置の製造方法にある。
高濃度の第２導電型の埋込領域を介して第２導電
型の半導体層が設けられ、第１および第２の端が
厚いフイールド絶縁膜に接している該半導体層の
素子形成領域にシヨツトキークランプ型バイポー
ラトランジスタを製造する方法において、前記素
子形成領域上に形成されたチツ化膜に、前記第１
および第２の端から離間する第１および第２の開
孔を形成する工程と、前記第１の開孔をマスク層
でマスクして、前記第２の開孔内に第１導電型の
不純物を導入する工程と、前記マスク層を除去し
た後、前記チツ化膜を用いた選択酸化により前記
第１および第２の開孔部内に、前記半導体層の表
面より一部埋設しかつ前記フイールド絶縁膜より
も薄い第１および第２の酸化膜を形成し、かつこ
れにより、前記導入された第１導電型の不純物に
より該第２の酸化膜の表面から埋設した底部下よ
り該半導体層の表面に延在する第１導電型の領域
を形成する工程と、前記第１の酸化膜と前記第１
の端との間の前記チツ化膜を除去し、ここに第２
導電型の不純物を導入して、前記半導体層の表面
から前記埋込領域に達する第２導電型の領域を形
成する工程と、前記第１および第２の酸化膜間の
前記チツ化膜を除去し、ここに第１導電型の不純
物および第２導電型の不純物を導入して前記第１
導電型の領域に接続する第１導電型のベース領域
および第２導電型のエミツタ領域を形成する工程
と、前記第２の酸化膜と前記第２の端との間の前
記チツ化膜を除去する工程と、前記第１の酸化膜
と前記第１の端間の全面に前記第２の導電型の領
域の表面に接続するコレクタ電極を、前記第１お
よび第２の酸化膜間の全面に前記エミツタ領域に
接続するエミツタ電極を、前記第２の酸化膜と前
記第２の端との間の全面に、前記第１導電型の領
域の前記表面にあらわれる部分に接続しかつそこ
と前記第２の端との間の第２導電型の半導体層の
表面とシヨツトキーバリアダイオードを形成する
ベース・シヨツトキーバリアダイオード電極を、
それぞれ形成する工程とを有する半導体集積回路
装置の製造方法にある。
以下本発明の一実施例を第１図と同じくアイソ
プレーナを用いたNPNシヨツトキークランプト
ランジスターについて図面を用いて説明する。第
２図ａに示す様にＰ型の半導体基体１にn+型埋
込領域２を形成しこの上にｎ型のエピタキシヤル
層３を形成しチツ化膜１３を利用してボロンのイ
オン注入とシリコン層の選択的除去と選択酸化を
行つて厚い酸化膜４とＰ型チヤンネルストツパー
５を形成する。次に第２図ｂに示す様にチツ化膜
１３を選択的に除去した後にレジスト１４を全面
に形成する。次に第２図ｃに示す様にレジスト１
４を選択的に除去してレジスト１４とチツ化１３
の窓よりボロンをイオン注入してＰ型領域１５を
形成する。次に第２図ｄに示す様にレジスト１４
を除去した後チツ化膜１３を利用して選択酸化し
て酸化膜１６を形成する。次に第２図ｅに示す様
にチツ化膜１３を選択的に除去してｎ型のリン拡
散領域６を形成する。この時リンの方がボロンよ
りも拡散係数が大きい為に６のコレクタ領域は深
く１５のＰ型領域はそれ程深くはならない。次に
第２図ｆに示す様にレジスト１４を形成した後に
これを選択的に除去する。次に第２図ｇに示す様
にレジスト１４をマスクにチツ化膜１３を選択的
に除去し、この除去した窓よりボロン及びヒ素を
イオン注入してベース領域７及びエミツタ領域８
を形成する。次に第２図ｈに示す様にレジスト１
４及びチツ化膜１３を除去する。次に第２図ｉに
示す様にコレクタ、エミツタベースとシヨツトキ
ーの各コンタクト部に９の白金シリサイド層を形
成する。次に第２図ｊに示す様に１１のTi−Ｗ
層と１２のアルミ層を形成して完成する。
プレーナを用いたNPNシヨツトキークランプト
ランジスターについて図面を用いて説明する。第
２図ａに示す様にＰ型の半導体基体１にn+型埋
込領域２を形成しこの上にｎ型のエピタキシヤル
層３を形成しチツ化膜１３を利用してボロンのイ
オン注入とシリコン層の選択的除去と選択酸化を
行つて厚い酸化膜４とＰ型チヤンネルストツパー
５を形成する。次に第２図ｂに示す様にチツ化膜
１３を選択的に除去した後にレジスト１４を全面
に形成する。次に第２図ｃに示す様にレジスト１
４を選択的に除去してレジスト１４とチツ化１３
の窓よりボロンをイオン注入してＰ型領域１５を
形成する。次に第２図ｄに示す様にレジスト１４
を除去した後チツ化膜１３を利用して選択酸化し
て酸化膜１６を形成する。次に第２図ｅに示す様
にチツ化膜１３を選択的に除去してｎ型のリン拡
散領域６を形成する。この時リンの方がボロンよ
りも拡散係数が大きい為に６のコレクタ領域は深
く１５のＰ型領域はそれ程深くはならない。次に
第２図ｆに示す様にレジスト１４を形成した後に
これを選択的に除去する。次に第２図ｇに示す様
にレジスト１４をマスクにチツ化膜１３を選択的
に除去し、この除去した窓よりボロン及びヒ素を
イオン注入してベース領域７及びエミツタ領域８
を形成する。次に第２図ｈに示す様にレジスト１
４及びチツ化膜１３を除去する。次に第２図ｉに
示す様にコレクタ、エミツタベースとシヨツトキ
ーの各コンタクト部に９の白金シリサイド層を形
成する。次に第２図ｊに示す様に１１のTi−Ｗ
層と１２のアルミ層を形成して完成する。
以下本発明の効果を示す。
実施例からも明らかな様にベースとエミツタを
同一窓より形成し、また選択酸化膜下の拡散領域
第２図ａ〜ｊの１５を利用している為にパターン
ニング１工程の精度を±2μとした時にベースと
エミツタ及びエミツタとコレクタの各コンタクト
間を4μ程度にする事が出来る。これは第１図の
場合の1/2以下である。従つてトランジスターの
タテ方向を短く出来る為トランジスタのRsc及び
シヨツトキーの直列抵抗も下げる事が出来る。こ
のことは同一能力のトランジスターをトランジス
ターのタテ方向も横方向も小さい形状で出来る事
を意味する。
同一窓より形成し、また選択酸化膜下の拡散領域
第２図ａ〜ｊの１５を利用している為にパターン
ニング１工程の精度を±2μとした時にベースと
エミツタ及びエミツタとコレクタの各コンタクト
間を4μ程度にする事が出来る。これは第１図の
場合の1/2以下である。従つてトランジスターの
タテ方向を短く出来る為トランジスタのRsc及び
シヨツトキーの直列抵抗も下げる事が出来る。こ
のことは同一能力のトランジスターをトランジス
ターのタテ方向も横方向も小さい形状で出来る事
を意味する。
第１図はベース、コレクタ間にシヨツトキーを
クランプしたnpnトランジスターの断面図を示
す。いわゆるアイソプレーナが使用され、電極部
には白金シリサイド、配線にはアルミとアルミの
侵入を防止する為のTi−Ｗが使用されている。
第２図ａ〜第２図ｊは本発明に依る実施例で第１
図の場合と同様npnシヨツトキークランプトラン
ジスターのアイソプレーナ絶縁分離、白金シリサ
イド電極、Ti−ＷとAl配線のものを実現する手
順を示す断面図である。 尚、図において、１……Ｐ型半導体基体、２…
…n+型埋込領域、３……ｎ型エピ領域、４……
酸化膜、５……Ｐ型チヤンネルストツパー、６…
…n+型コレクタ領域、７……Ｐ型ベース領域、
８……n+型エミツタ領域、９……白金シリサイ
ド、１０……酸化膜、１１……Ti−Ｗ層、１２
……アルミ領域、１３……チツ化膜、１４……フ
オトレジスト、１５……Ｐ型領域、１６……酸化
膜。
クランプしたnpnトランジスターの断面図を示
す。いわゆるアイソプレーナが使用され、電極部
には白金シリサイド、配線にはアルミとアルミの
侵入を防止する為のTi−Ｗが使用されている。
第２図ａ〜第２図ｊは本発明に依る実施例で第１
図の場合と同様npnシヨツトキークランプトラン
ジスターのアイソプレーナ絶縁分離、白金シリサ
イド電極、Ti−ＷとAl配線のものを実現する手
順を示す断面図である。 尚、図において、１……Ｐ型半導体基体、２…
…n+型埋込領域、３……ｎ型エピ領域、４……
酸化膜、５……Ｐ型チヤンネルストツパー、６…
…n+型コレクタ領域、７……Ｐ型ベース領域、
８……n+型エミツタ領域、９……白金シリサイ
ド、１０……酸化膜、１１……Ti−Ｗ層、１２
……アルミ領域、１３……チツ化膜、１４……フ
オトレジスト、１５……Ｐ型領域、１６……酸化
膜。
Claims (1)
- １ 第１導電型の半導体基体上に高濃度の第２導
電型の埋込領域を介して第２導電型の半導体層が
設けられ、第１および第２の端が厚いフイールド
絶縁膜に接している該半導体層の素子形成領域に
シヨツトキークランプ型バイポーラトランジスタ
を製造する方法において、前記素子形成領域上に
形成されたチツ化膜に、前記第１および第２の端
から離間する第１および第２の開孔を形成する工
程と、前記第１の開孔をマスク層でマスクして、
前記第２の開孔内に第１導電型の不純物を導入す
る工程と、前記マスク層を除去した後、前記チツ
化膜を用いた選択酸化により前記第１および第２
の開孔部内に、前記半導体層の表面より一部埋設
しかつ前記フイールド絶縁膜よりも薄い第１およ
び第２の酸化膜を形成し、かつこれにより、前記
導入された第１導電型の不純物により該第２の酸
化膜の表面から埋設した底部下より該半導体層の
表面に延在する第１導電型の領域を形成する工程
と、前記第１の酸化膜と前記第１の端との間の前
記チツ化膜を除去し、ここに第２導電型の不純物
を導入して、前記半導体層の表面から前記埋込領
域に達する第２導電型の領域を形成する工程と、
前記第１および第２の酸化膜間の前記チツ化膜を
除去し、ここに第１導電型の不純物および第２導
電型の不純物を導入して前記第１導電型の領域に
接続する第１導電型のベース領域および第２導電
型のエミツタ領域を形成する工程と、前記第２の
酸化膜と前記第２の端との間の前記チツ化膜を除
去する工程と、前記第１の酸化膜と前記第１の端
間の全面に前記第２の導電型の領域の表面に接続
するコレクタ電極を、前記第１および第２の酸化
膜間の全面に前記エミツタ領域に接続するエミツ
タ電極を、前記第２の酸化膜と前記第２の端との
間の全面に、前記第１導電型の領域の前記表面に
あらわれる部分に接続しかつそこと前記第２の端
との間の第２導電型の半導体層の表面とシヨツト
キーバリアダイオードを形成するベース・シヨツ
トキーバリアダイオード電極を、それぞれ形成す
る工程とを有することを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080944A JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080944A JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58197877A JPS58197877A (ja) | 1983-11-17 |
| JPH0247854B2 true JPH0247854B2 (ja) | 1990-10-23 |
Family
ID=13732596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080944A Granted JPS58197877A (ja) | 1982-05-14 | 1982-05-14 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197877A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4498227A (en) * | 1983-07-05 | 1985-02-12 | Fairchild Camera & Instrument Corporation | Wafer fabrication by implanting through protective layer |
| US4536945A (en) * | 1983-11-02 | 1985-08-27 | National Semiconductor Corporation | Process for producing CMOS structures with Schottky bipolar transistors |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289550A (en) * | 1979-05-25 | 1981-09-15 | Raytheon Company | Method of forming closely spaced device regions utilizing selective etching and diffusion |
-
1982
- 1982-05-14 JP JP57080944A patent/JPS58197877A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58197877A (ja) | 1983-11-17 |
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