JPH0248725A - 記憶制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶制御装置に関し特に、ＣＰＵの介入を必要
とせずに下位の記憶装置に連続する繰返しパターンのデ
ータを転送する処理に好適な記憶制御装置に関する。

【従来の技術〕

ＣＰＵと外部記憶装置との間でデータ転送を行うデータ
転送回路には実開昭５９−１６９６３２号公報に提案さ
れている様にバッファメモリを用いることが知られてお
り、更にバッファメモリのアドレス制御については実開
昭５８−９７６６１号公報で提案されている様に１ワー
ドのデータ転送終了毎に自動的にアドレスを１つインク
リメントする方式がある。

〔発明が解決しようとする課題〕

外部記憶装置がディスク装置の場合を例にとると、近年
の大容量化並びにディスク制御装置の高機能化に伴い、
ディスク制御装置内部に１トラツク分の容量を持つトラ
ックバッファメモリを備えディスク制御装置自身がトラ
ックバッファメモリに格納されているデータを使用する
ことが考えられる。

この様な背景の中でディスク制御装置の高機能化の１つ
として、上位ＣＰＵからのデータ転送を必要とせずにデ
ィスク制御装置自身が下位ディスク装置に対してその記
録再生特性を検証する目的で１トラツクの全領域に特性
検証用の連続する繰返しパターンデータをライトする場
合に於いて、ディスク制御装置内部のマイクロコードに
よる制御部が１トラック分のライトデータをトラックバ
ッファメモリに格納しそれをディスク装置に転送する処
理が有る。

このとき、大容量化された１トラック分のデータをマイ
クロコード制御によりトラックバッファメモリに格納す
るマイクロコードによる処理時間が問題となり、記録再
生特性の検証処理時間が増大する問題があった。

本発明の目的は、ＣＰＵとの転送を必要とせずにディス
ク制御装置がそれ自身により連続する繰返しパターンデ
ータをディスク装置に転送する場合に、ディスク制御装
置のマイクロコード制御によるトラックバッファメモリ
へのデータ格納処理時間を短縮することにある。

〔課題を解決するための手段〕

上記目的は、アドレスポインタの値と予め与えられた任
意の値とを比較するアドレス比較部と、アドレス比較部
の比較結果により任意の値をアドレスポインタにセット
する手段を備えることにより達成される。

〔作用〕

トラックバッファメモリからディスク装置にデータを転
送している途中に於いて、トラックバッファメモリのア
ドレスが予め与えられた値と一致すると、アドレスポイ
ンタの値を任意の値にセットする。それによってトラッ
クバッファメモリ内の連続する任意のアドレス領域に格
納されているデータを繰返して送出することができるの
で、マイクロコード制御による１トラック分のデータの
トラックバッファメモリへの格納が不要となり、データ
格納時間を短縮することができる。

〔実施例〕

以下１本発明の一実施例を第１図、第２図及び第３図に
より説明する。

第１図は本発明の実施例を示すディスク制御装置のデー
タ転送部のブロック図である。転送制御部１．アドレス
ポインタ２，３及び５．レジスタ１２と１３．アドレス
比較回路４２選択回路６゜７及び９．データレジスタ８
と１１．トラックバッファメモリ１０を有している。

本発明の説明に先立ち、上位ＣＰＵ　（図示せず）と下
位ディスク装置（図示せず）との間での通常のライト動
作を説明する。

ライト動作準備時、転送制御部１はデータ線２１を介し
て格納アドレスを示すアドレスポインタ２にトラックバ
ッファメモリｌｏ内のデータ格納開始アドレス値をセッ
トする。同様にデータ線２１を介して抽出アドレスを示
すアドレスポインタ３にデータ抽出開始アドレス値をセ
ットする。

ここでは説明を容易にするためアドレスポインタ２．３
ともにゼロとする。

ライト動作時、ＣＰＵからのライトデータはデータ線７
１を介して制御線６１をそのタイミング信号として選択
回路７に転送される。ライト動作時には選択線３１によ
りライトデータはデータ線２４に出力される。転送制御
部１は制御線６１のタイミング信号に従って制御線４１
によりデータ線２４の内容をデータレジスタ８にセット
する。

ここで選択回路９は選択線３２によりデータ線２５の内
容をデータ線２６に出力する様に設定されており、ライ
トデータはトラックバッファメモリ１０の入力として供
給される。トラックバッファメモリ１０の出力であるデ
ータ線２７は制御信号４７によりデータレジスタ１１に
セットされ、データ線７３を介して下位ディスク装置に
転送される。

このとき、転送制御部１は制御線６１とディスク装置か
らのデータ転送タイミング信号である制御線６２どの時
間関係を考慮し、選択線３３によりアドレスポインタ２
の出力であるアドレス線５１又は、アドレスポインタ３
の出力であるアドレス線５２のいずれかを選択回路６を
介してトラックバッファメモリ１０のアドレスを指示す
るアドレス線５４に出力する。更に制御線４２によりト
ラックバッファメモリ１ｏへのデータ格納動作を指示し
、制御線４７によりトラックバッファメモリ１０からの
データ抽出を指示する。

なお、アドレスポインタ２及び３は制御線４３及び４４
によりそれぞれ１ずつインクリメントされる。

データ転送の終了の認識は図示はしていないがデータの
転送バイト数をカウントすることにより行うことができ
る。

以上の通常のライト動作のタイミングを第２図に示しで
ある。

次に、リード動作に関しては、第１図に於いて下位ディ
スク装置よりデータ線７２を介しリードデータが転送さ
れライト動作の場合に類似した制御動作によりデータ線
７３を介して上位ＣＰＵにリードデータが転送される。

次に、本発明に関して、ＣＰＵとのデータ転送を行わず
にディスク制御装置自身が連続する繰返しパターンのデ
ータを下位ディスク装置に転送する動作を第１図により
説明する。

具体例として、第１図のトラックバッファメモリ１０の
アドレス゛４′にバイトＡ′、アドレス′５′にバイト
Ｂ′、アドレス゛６′にバイトＣ′を格納しておき、’
ＡＢＣ’のパターンを繰返してディスク装置に転送する
場合を説明する。

転送準備時、転送制御部１はデータ線２１を介してアド
レスポインタ５にトラックバッファメモリ１０内の格納
開始アドレス゛４′をセットする。

次に制御線３２により選択回路９に対してその出力であ
るデータ線２６にデータ線２１を選択する様に指示する
と共に制御線３３により選択回路６に対してそのアドレ
ス線５４にアドレスポインタ５の出力であるアドレス線
５３を選択する様に指示しておく。

この状態で転送制御部１はデータ線２１を介し制御＃４
２の指示によりトラックバッファメモリ１０にバイトＡ
′を格納する。次に、制御線４８によりアドレスポイン
タ５の値を１つインクリメントさせて５′とした後、デ
ータ線２１と制御線４２によりトラックバッファメモリ
１０にバイトＢ′を格納する。以下同様にアドレスポイ
ンタ５の値を６′としてトラックバッファメモリ１０に
バイトＣ′を格納する。

次に、転送制御部１は、データ線２１を介してレジスタ
１２にトラックバッファメモリ１０中に格納されたＡＢ
Ｃ’のパターンデータの先頭アドレス゛４′をセットす
る。レジスタ１３に゛ＡＢＣ’パターンデータの後端の
アドレス゛６′をセットする。

次に、トラックバッファメモリ１０からのデータ抽出開
始アドレスをデータ線２１を介してアドレスポインタ３
にセットする。説明のためこの値を４′とする。

トラックバッファメモリ１０から下位ディスク装置への
データ転送時、転送制御部１は制御線４６によりアドレ
ス比較回路４を有効にする。また、制御線３３により選
択回路６に対し常にその出力であるアドレス線５４にア
ドレスポインタ３の出力であるアドレス線５２を選択す
る様に指示する。

下位ディスク装置からのデータ転送タイミング信号であ
る制御線６２により、転送制御部１は制御線４７により
トラックバッファメモリ１０からデータを抽出し、１単
位のデータの抽出毎に制御線４４によりアドレスポイン
タ３の値を１つインクリメントさせる。

アドレス比較回路４は、レジスタ１３の出力であるデー
タ線２３の値゛６′とアドレスポインタ３の出力である
アドレス線５２の値が等しくなるとその旨を制御線４５
によってアドレスポインタ３に通知する。

アドレスポインタ３は、制御線４５によってアドレス線
５２の値がデータ線２３の値゛６′に等しくなったこと
を認識すると、次に行われる制御線４４のインクリメン
トの指示により、レジスタ１２の値゛４′をデータ線２
２を介して受けとり自分自身にセットする。

以上の様にして、再びトラックバッファメモリ１０内の
アドレス゛４′からのデータ転送を行う。

以上の動作が繰返されることにより、トラックバッファ
メモリ１０中の゛ＡＢＣ’パターンのデータが連続且つ
繰返してディスク装置に転送される。この動作のタイミ
ングを第３図に示す。

〔発明の効果〕

本発明によれば、アドレスポインタの値と予め与えられ
た値とを比較する比較部と、アドレス比較部の比較結果
により任意の値をアドレスポインタにセットする手段を
備えることにより、トラックバッファメモリ中に格納さ
れている任意のデータを連続かつ繰返して転送できるの
で、ディスク制御装置自身によりＣＰＵからのデータ転
送を必要とせずに下位ディスク装置に繰返しパターンの
データを１トラツク全域にわたって転送する場合に於い
て、転送制御部によるトラックバッファメモリへのデー
タ格納は、１トラック分全てを行う必要は無く、繰返さ
れる基本パターンだけに対して行えば良い。

即ち、転送制御部によるトラックバッファメモリへのデ
ータ格納処理時間を短縮する効果がある。

なお、現実的な繰返しパターンの基本部分の長さは２０
バイト程度であり、１トラック分のデータの長さは４万
バイト程度であることより、０．０５パーセントの格納
処理時間とすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例のディスク制御装置のデータ
転送部ブロック図、第２図は第１図に於ける通常のライ
ト動作のタイミング図、第３図は第１図に於いてディス
ク制御装置自身によってディスク装置へ連続する繰返し
パターンのデータを転送する動作のタイミング図である
。 １・・・転送制御部、 ２．３及び５・・・アドレスポインタ、４・・・アドレ
ス比較回路、 ６．７及び９・・・選択回路、 ８及び１１・・・データレジスタ、 １２及び１３・・・レジスタ、 １０・・・トラックバッファメモリ、 ２１〜２７・・・データ線、３１〜３３・・・選択線、
４１〜４８・・・制御線、　５１〜５４・・・アドレス
線、６１及び６２・・・上位又は下位からの制御線、７
１〜７３・・・上位又は下位との間のデータ線。

Claims (1)

【特許請求の範囲】
1. １、バッファメモリとそのアドレスを供給するアドレス
   ポインタとデータ転送制御部を有し、ＣＰＵと外部記憶
   装置との間でデータ転送を行う記憶制御装置に於いて、
   アドレスポインタの値と予め与えられた任意の値とを比
   較するアドレス比較部とアドレス比較部の比較結果によ
   り任意の値をアドレスポインタにセットする手段を備え
   たことを特徴とする記憶制御装置。