JPH0463565B2 - - Google Patents
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- Publication number
- JPH0463565B2 JPH0463565B2 JP59026532A JP2653284A JPH0463565B2 JP H0463565 B2 JPH0463565 B2 JP H0463565B2 JP 59026532 A JP59026532 A JP 59026532A JP 2653284 A JP2653284 A JP 2653284A JP H0463565 B2 JPH0463565 B2 JP H0463565B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- mos transistor
- mos transistors
- output
- mos
- Prior art date
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Description
【発明の詳細な説明】
この発明は、２つのMOSトランジスタで構成
される演算増幅回路に関する。
される演算増幅回路に関する。
２つのMOSトランジスタで構成される演算増
幅器（オペアンプ）において、通常のリニア動作
の他に、ハイインピーダンスの出力状態を得る為
には、従来は第１図に示すように、出力回路用の
MOSトランジスタＱ１，Ｑ２に、直列にMOSト
ランジスタＱ３，Ｑ４を挿入接続していた。すな
わちMOSトランジスタＱ１と電源VDD間に、
MOSトランジスタＱ１と同タイプのMOSトラン
ジスタＱ３を接続し、MOSトランジスタＱ２と
零電位VDD間に、MOSトランジスタＱ２と同タ
イプのMOSトランジスタＱ４を接続していた。
そして、MOSトランジスタＱ３，Ｑ４のゲート
電極に制御信号Ａを“Ｈ”（ハイ）、を“Ｌ”
（ロー）で印加して、これらMOSトランジスタＱ
３，Ｑ４をオフすることにより、出力OUTをハ
イインピーダンス状態とし、制御信号Ａが“Ｌ”、
Ａが“Ｈ”の印加でMOSトランジスタＱ３，Ｑ
４をオンとし、通常の出力信号を導出するように
していた。すなわち、制御信号Ａ、により、
MOSトランジスタＱ３，Ｑ４のオン・オフを制
御し、出力回路のハイインピーダンス状態と通常
動作とを切替えて動作させていた。
幅器（オペアンプ）において、通常のリニア動作
の他に、ハイインピーダンスの出力状態を得る為
には、従来は第１図に示すように、出力回路用の
MOSトランジスタＱ１，Ｑ２に、直列にMOSト
ランジスタＱ３，Ｑ４を挿入接続していた。すな
わちMOSトランジスタＱ１と電源VDD間に、
MOSトランジスタＱ１と同タイプのMOSトラン
ジスタＱ３を接続し、MOSトランジスタＱ２と
零電位VDD間に、MOSトランジスタＱ２と同タ
イプのMOSトランジスタＱ４を接続していた。
そして、MOSトランジスタＱ３，Ｑ４のゲート
電極に制御信号Ａを“Ｈ”（ハイ）、を“Ｌ”
（ロー）で印加して、これらMOSトランジスタＱ
３，Ｑ４をオフすることにより、出力OUTをハ
イインピーダンス状態とし、制御信号Ａが“Ｌ”、
Ａが“Ｈ”の印加でMOSトランジスタＱ３，Ｑ
４をオンとし、通常の出力信号を導出するように
していた。すなわち、制御信号Ａ、により、
MOSトランジスタＱ３，Ｑ４のオン・オフを制
御し、出力回路のハイインピーダンス状態と通常
動作とを切替えて動作させていた。
第１図に示す従来回路では、出力回路をハイイ
ンピーダンス状態にすることはできるが、通常の
リニア動作をさせる場合、MOSトランジスタＱ
３，Ｑ４のオン抵抗が無視できず、出力の電流ド
ライブ能力を低下させるという問題がある。この
問題を解決するために、MOSトランジスタの
Ｗ／Ｌ（幅対長さの比）を大きくすればよいが、
これを大にするということは素子を大にするとい
うことであり、LSIではチツプサイズが大となる
し、デイスクリートの場合には、回路面積が大と
なる欠点がある。
ンピーダンス状態にすることはできるが、通常の
リニア動作をさせる場合、MOSトランジスタＱ
３，Ｑ４のオン抵抗が無視できず、出力の電流ド
ライブ能力を低下させるという問題がある。この
問題を解決するために、MOSトランジスタの
Ｗ／Ｌ（幅対長さの比）を大きくすればよいが、
これを大にするということは素子を大にするとい
うことであり、LSIではチツプサイズが大となる
し、デイスクリートの場合には、回路面積が大と
なる欠点がある。
それゆえにこの発明の目的は、上記従来回路の
欠点を解消し、MOSトランジスタのオン抵抗等
を全く気にする必要がなく、比較的小さな素子、
チツプでも出力回路をハイインピーダンス状態に
することのできる演算増幅回路を提供することで
ある。
欠点を解消し、MOSトランジスタのオン抵抗等
を全く気にする必要がなく、比較的小さな素子、
チツプでも出力回路をハイインピーダンス状態に
することのできる演算増幅回路を提供することで
ある。
上記目的を達成するために、この発明の演算増
幅回路は、電源電圧の高電位点と低電位点間に、
導通電極が互いに直列に接続されるＰタイプの第
１のMOSトランジスタ及びＮタイプの第１の
MOSトランジスタと、このＰタイプの第１の
MOSトランジスタと前記電源電圧の高電位点間
に、導通電極が接続されるＰタイプの第２の
MOSトランジスタと、前記Ｎタイプの第１の
MOSトランジスタと前記電源電圧の低電位点間
に、導通電極が接続されるＮタイプの第２の
MOSトランジスタと、前記ＰタイプまたはＮタ
イプの第１のMOSトランジスタのいずれか一方
のゲート電極に信号を出力する差動増幅器と、こ
の差動増幅器の定電流回路を形成し、この差動増
幅器の出力信号が接続されている前記MOSトラ
ンジスタとは異タイプの一対のMOSトランジス
タで構成されるカレントミラー回路とを備えて、 このカレントミラー回路を構成する一対の
MOSトランジスタの両ゲート電極を、前記Ｐタ
イプ及びＮタイプの第１のMOSトランジスタの
うち、前記差動増幅器の出力信号の供給されてい
ない方のMOSトランジスタのゲート電極に接続
し、前記第２のＰタイプのMOSトランジスタと、
前記第２のＮタイプのMOSトランジスタのゲー
ト電極に互いに位相反転した制御信号を加えるこ
とによつて、前記差動増幅器の出力信号を増幅し
て前記第１のＰタイプとＮタイプのMOSトラン
ジスタの接続点から出力する動作状態と、この出
力端子が高抵抗状態となる動作状態とを任意に選
択できるようにしている。
幅回路は、電源電圧の高電位点と低電位点間に、
導通電極が互いに直列に接続されるＰタイプの第
１のMOSトランジスタ及びＮタイプの第１の
MOSトランジスタと、このＰタイプの第１の
MOSトランジスタと前記電源電圧の高電位点間
に、導通電極が接続されるＰタイプの第２の
MOSトランジスタと、前記Ｎタイプの第１の
MOSトランジスタと前記電源電圧の低電位点間
に、導通電極が接続されるＮタイプの第２の
MOSトランジスタと、前記ＰタイプまたはＮタ
イプの第１のMOSトランジスタのいずれか一方
のゲート電極に信号を出力する差動増幅器と、こ
の差動増幅器の定電流回路を形成し、この差動増
幅器の出力信号が接続されている前記MOSトラ
ンジスタとは異タイプの一対のMOSトランジス
タで構成されるカレントミラー回路とを備えて、 このカレントミラー回路を構成する一対の
MOSトランジスタの両ゲート電極を、前記Ｐタ
イプ及びＮタイプの第１のMOSトランジスタの
うち、前記差動増幅器の出力信号の供給されてい
ない方のMOSトランジスタのゲート電極に接続
し、前記第２のＰタイプのMOSトランジスタと、
前記第２のＮタイプのMOSトランジスタのゲー
ト電極に互いに位相反転した制御信号を加えるこ
とによつて、前記差動増幅器の出力信号を増幅し
て前記第１のＰタイプとＮタイプのMOSトラン
ジスタの接続点から出力する動作状態と、この出
力端子が高抵抗状態となる動作状態とを任意に選
択できるようにしている。
以下、図面に示す実施例により、この発明をさ
らに詳細に説明する。
らに詳細に説明する。
第２図はこの発明の１実施例を示す演算増幅器
の回路図である。同図において演算増幅器は前段
増幅器１と出力回路２とから構成されており、い
ずれもMOSトランジスタで構成されている。前
段増幅器１は、抵抗Ｒ，ＰタイプのMOSトラン
ジスタＱ１５，Ｑ１６から構成される定電流源回
路、能動負荷としてのＮタイプMOSトランジス
タＱ１９，Ｑ２０、反転増幅用のＰタイプの
MOSトランジスタＱ１７、非反転増幅用のＰタ
イプのMOSトランジスタＱ１８から構成されて
いるが、この前段増幅器１はすでによく知られた
回路であり、この発明の特徴部分ではないので、
その詳細な説明は省略する。
の回路図である。同図において演算増幅器は前段
増幅器１と出力回路２とから構成されており、い
ずれもMOSトランジスタで構成されている。前
段増幅器１は、抵抗Ｒ，ＰタイプのMOSトラン
ジスタＱ１５，Ｑ１６から構成される定電流源回
路、能動負荷としてのＮタイプMOSトランジス
タＱ１９，Ｑ２０、反転増幅用のＰタイプの
MOSトランジスタＱ１７、非反転増幅用のＰタ
イプのMOSトランジスタＱ１８から構成されて
いるが、この前段増幅器１はすでによく知られた
回路であり、この発明の特徴部分ではないので、
その詳細な説明は省略する。
出力回路２は、ＰタイプのMOSトランジスタ
Ｑ１１，Ｑ１３とＮタイプのMOSトランジスタ
Ｑ１２，Ｑ１４から構成されている。MOSトラ
ンジスタＱ１１，Ｑ１２は直列接続され、両者の
導通電極の接続点は出力端OUTとなつている。
また、MOSトランジスタＱ１１の他方の導通電
極は電源VDDに接続され、MOSトランジスタＱ
１２の他方の導通電極は零電位VSSに接続され
ている。また、MOSトランジスタＱ１２のゲー
ト電極には、前段増幅器１の出力信号が入力され
るようになつている。
Ｑ１１，Ｑ１３とＮタイプのMOSトランジスタ
Ｑ１２，Ｑ１４から構成されている。MOSトラ
ンジスタＱ１１，Ｑ１２は直列接続され、両者の
導通電極の接続点は出力端OUTとなつている。
また、MOSトランジスタＱ１１の他方の導通電
極は電源VDDに接続され、MOSトランジスタＱ
１２の他方の導通電極は零電位VSSに接続され
ている。また、MOSトランジスタＱ１２のゲー
ト電極には、前段増幅器１の出力信号が入力され
るようになつている。
MOSトランジスタＱ１３の導通電極は、電源
VDDとMOSトランジスタＱ１１のゲート電極間
に接続され、ゲート電極には制御信号が入力さ
れるようになつている。また、MOSトランジス
タＱ１４の導通電極は、MOSトランジスタＱ１
２のゲート電極と零電位VSS間に接続され、ゲ
ート電極には制御信号Ａが入力されるようになつ
ている。
VDDとMOSトランジスタＱ１１のゲート電極間
に接続され、ゲート電極には制御信号が入力さ
れるようになつている。また、MOSトランジス
タＱ１４の導通電極は、MOSトランジスタＱ１
２のゲート電極と零電位VSS間に接続され、ゲ
ート電極には制御信号Ａが入力されるようになつ
ている。
以上のように接続構成される実施例回路におい
て、出力回路２の出力端OUTをハイインピーダ
ンス状態とする場合には制御信号を“Ｈ”（
は“Ｌ”）で入力する。この制御信号Ａ，によ
り、MOSトランジスタＱ１３，Ｑ１４がオンし、
そのためMOSトランジスタＱ１１のゲート電極
は“Ｈ”に、逆にMOSトランジスタＱ１４のゲ
ート電極は“Ｌ”に保持され、両MOSトランジ
スタＱ１１，Ｑ１２はオフ状態となる。これによ
り出力端OUTはハイインピーダンス状態になる。
また、トランジスタＱ１５とＱ１６のゲート端子
に“Ｈ”の電圧が加わることによつて、トランジ
スタＱ１５とＱ１６もオフ状態となり、その為、
トランジスタＱ１７，Ｑ１８の電流も流れなくな
る。つまり、この回路で制御信号Ａを“Ｈ”にす
ると、出力回路２がハイインピーダンス状態とな
ると共に、前段増幅器１も（抵抗Ｒを除けば）は
オフ状態となり、回路全体の電流消費はほぼ零に
制限される。
て、出力回路２の出力端OUTをハイインピーダ
ンス状態とする場合には制御信号を“Ｈ”（
は“Ｌ”）で入力する。この制御信号Ａ，によ
り、MOSトランジスタＱ１３，Ｑ１４がオンし、
そのためMOSトランジスタＱ１１のゲート電極
は“Ｈ”に、逆にMOSトランジスタＱ１４のゲ
ート電極は“Ｌ”に保持され、両MOSトランジ
スタＱ１１，Ｑ１２はオフ状態となる。これによ
り出力端OUTはハイインピーダンス状態になる。
また、トランジスタＱ１５とＱ１６のゲート端子
に“Ｈ”の電圧が加わることによつて、トランジ
スタＱ１５とＱ１６もオフ状態となり、その為、
トランジスタＱ１７，Ｑ１８の電流も流れなくな
る。つまり、この回路で制御信号Ａを“Ｈ”にす
ると、出力回路２がハイインピーダンス状態とな
ると共に、前段増幅器１も（抵抗Ｒを除けば）は
オフ状態となり、回路全体の電流消費はほぼ零に
制限される。
次に、通常のリニア動作をさせる場合には、制
御信号Ａを“Ｌ”（を“Ｈ”）にして入力する。
この制御信号Ａでは、MOSトランジスタＱ１３，
Ｑ１４はオフであり、したがつてMOSトランジ
スタＱ１１，Ｑ１２は前段増幅器１より入力され
る信号に応答して、入力信号に対応した出力信号
を出力端OUTより導出することになる。
御信号Ａを“Ｌ”（を“Ｈ”）にして入力する。
この制御信号Ａでは、MOSトランジスタＱ１３，
Ｑ１４はオフであり、したがつてMOSトランジ
スタＱ１１，Ｑ１２は前段増幅器１より入力され
る信号に応答して、入力信号に対応した出力信号
を出力端OUTより導出することになる。
第３図は、この発明と同様の構成からなる変形
回路例である。この回路は、前段増幅器１の反
転、非反転増幅器用にＮタイプのMOSトランジ
スタを使用した回路であり、出力回路２のMOS
トランジスタＱ１１のゲート電極に前段増幅器１
の出力信号が入力されるようになつているが、動
作は、第２図に示した実施例回路と全く同様に考
えてよい。
回路例である。この回路は、前段増幅器１の反
転、非反転増幅器用にＮタイプのMOSトランジ
スタを使用した回路であり、出力回路２のMOS
トランジスタＱ１１のゲート電極に前段増幅器１
の出力信号が入力されるようになつているが、動
作は、第２図に示した実施例回路と全く同様に考
えてよい。
この発明の演算増幅回路によれば、通常のリニ
ア動作とハイインピーダンス出力状態とを切替え
るMOSトランジスタを、出力用の第１のMOSト
ランジスタのゲート電極と電源電位間、出力用の
第２のMOSトランジスタのゲート電極と零電位
間にそれぞれ設けるものであるから、リニア動作
にした場合に、上記切替用のMOSトランジスタ
のオン抵抗は全く問題にならず、したがつてこの
切替用のMOSトランジスタのＷ／Ｌが従来に比
べ小さいものでも、出力の電流ドライブ能力を低
下させることはない。また、切替用（制御用）の
MOSトランジスタをオン状態に制御すると回路
の電流はほぼ零となり電力消費も非常に少ない。
それゆえ、２つのMOSトランジスタを用いて、
出力をハイインピーダンス状態にすることがで
き、しかもチツプ、素子を小型に抑えた演算増幅
器を得ることができる。
ア動作とハイインピーダンス出力状態とを切替え
るMOSトランジスタを、出力用の第１のMOSト
ランジスタのゲート電極と電源電位間、出力用の
第２のMOSトランジスタのゲート電極と零電位
間にそれぞれ設けるものであるから、リニア動作
にした場合に、上記切替用のMOSトランジスタ
のオン抵抗は全く問題にならず、したがつてこの
切替用のMOSトランジスタのＷ／Ｌが従来に比
べ小さいものでも、出力の電流ドライブ能力を低
下させることはない。また、切替用（制御用）の
MOSトランジスタをオン状態に制御すると回路
の電流はほぼ零となり電力消費も非常に少ない。
それゆえ、２つのMOSトランジスタを用いて、
出力をハイインピーダンス状態にすることがで
き、しかもチツプ、素子を小型に抑えた演算増幅
器を得ることができる。
第１図は２つのMOSトランジスタで構成され
た従来の演算増幅器を示す回路図、第２図はこの
発明の１実施例を示すMOSトランジスタで構成
された演算増幅器の回路図、第３図はこの発明の
変形回路を示す回路図である。 Ｑ１１，Ｑ１２……出力用MOSトランジスタ、
Ｑ１３，Ｑ１４……３ステート切替用MOSトラ
ンジスタ。
た従来の演算増幅器を示す回路図、第２図はこの
発明の１実施例を示すMOSトランジスタで構成
された演算増幅器の回路図、第３図はこの発明の
変形回路を示す回路図である。 Ｑ１１，Ｑ１２……出力用MOSトランジスタ、
Ｑ１３，Ｑ１４……３ステート切替用MOSトラ
ンジスタ。
Claims (1)
- 【特許請求の範囲】 １ 電源電圧の高電位点と低電位点間に、導通電
極が互いに直列に接続されるＰタイプの第１の
MOSトランジスタ及びＮタイプの第１のMOSト
ランジスタと、 このＰタイプの第１のMOSトランジスタのゲ
ート電極と前記電源電圧の高電位点間に、導通電
極が接続されるＰタイプの第２のMOSトランジ
スタと、 前記Ｎタイプの第１のMOSトランジスタのゲ
ート電極と前記電源電圧の低電位点間に、導通電
極が接続されるＮタイプの第２のMOSトランジ
スタと、 前記ＰタイプまたはＮタイプの第１のMOSト
ランジスタのいずれか一方のゲート電極に信号を
出力する差動増幅器と、 この差動増幅器の定電流源回路を形成し、且つ
この差動増幅器の出力信号が接続されている前記
MOSトランジスタとは異タイプの一対のMOSト
ランジスタで構成されるカレントミラー回路とを
備えて、 このカレントミラー回路を構成する一対の
MOSトランジスタの両ゲート電極を、前記Ｐタ
イプ及びＮタイプの第１のMOSトランジスタの
うち、前記差動増幅器の出力信号の供給されてい
ない方のMOSトランジスタのゲート電極に接続
し、 前記第２のＰタイプのMOSトランジスタと、
前記第２のＮタイプのMOSトランジスタのゲー
ト電極に互いに位相反転した制御信号を加えるこ
とによつて、 前記差動増幅器の出力信号を増幅して前記第１
のＰタイプとＮタイプのMOSトランジスタの接
続点から出力する動作状態と、この出力端子が高
抵抗状態となる動作状態とを任意に選択できる演
算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59026532A JPS60170308A (ja) | 1984-02-14 | 1984-02-14 | 演算増幅器の出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59026532A JPS60170308A (ja) | 1984-02-14 | 1984-02-14 | 演算増幅器の出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170308A JPS60170308A (ja) | 1985-09-03 |
| JPH0463565B2 true JPH0463565B2 (ja) | 1992-10-12 |
Family
ID=12196093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59026532A Granted JPS60170308A (ja) | 1984-02-14 | 1984-02-14 | 演算増幅器の出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60170308A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4988954A (en) * | 1989-04-28 | 1991-01-29 | Crystal Semiconductor Corporation | Low power output stage circuitry in an amplifier |
| EP0760576A1 (en) * | 1995-08-30 | 1997-03-05 | Harris Corporation | An Integrated ringer relay circuit and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5514825A (en) * | 1978-07-15 | 1980-02-01 | Kowa Seikou Kk | Production of iron powder for welding, cutting and powder metallurgy from converter dust |
-
1984
- 1984-02-14 JP JP59026532A patent/JPS60170308A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170308A (ja) | 1985-09-03 |
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