JPH0249049B2 - - Google Patents
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- Publication number
- JPH0249049B2 JPH0249049B2 JP59111792A JP11179284A JPH0249049B2 JP H0249049 B2 JPH0249049 B2 JP H0249049B2 JP 59111792 A JP59111792 A JP 59111792A JP 11179284 A JP11179284 A JP 11179284A JP H0249049 B2 JPH0249049 B2 JP H0249049B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- power supply
- circuit
- output
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/34—DC amplifiers in which all stages are DC-coupled
- H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
- H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、MOSトランジスタをソースホロア
で用いたアナログアンプ回路に関する。
で用いたアナログアンプ回路に関する。
従来技術と問題点
ソースホロア回路は使用増幅素子がｎチヤンネ
ルMOSトランジスタであるとそのドレインを電
源に、ソースを負荷抵抗を介してグランドに接続
し、ゲートに入力電圧を加え、ソースと負荷抵抗
との接点より出力電圧を取出す。ソースホロアは
利得は１以下であるがインピーダンス変換によく
用いられる。実用例の１つはCCD（電荷結合装
置）の出力部であり、その概要を第１図に示す。
ルMOSトランジスタであるとそのドレインを電
源に、ソースを負荷抵抗を介してグランドに接続
し、ゲートに入力電圧を加え、ソースと負荷抵抗
との接点より出力電圧を取出す。ソースホロアは
利得は１以下であるがインピーダンス変換によく
用いられる。実用例の１つはCCD（電荷結合装
置）の出力部であり、その概要を第１図に示す。
この図でTr1〜Tr7はｎチヤネルMOSトランジ
スタで、Tr4〜Tr7が２段のソースホロアを構成
する。即ちTr4，Tr6のドレインは電VDDに接続さ
れ、ソースが負荷抵抗となるトランジスタTr5，
Tr7のドレインに接続され、該Tr5，Tr7のソース
が電源（グランド）VSSに接続される。Tr1，Tr2
は負荷バイアス回路であり、トランジスタTr5，
Tr7にこれらを適当な値の負荷抵抗とするための
ゲート電圧を供給する。ソースホロアを２段接続
すると利得は更に下るが、負荷容量などに対応す
べくCCDでは２段ものが用いられることが多い。
ダイオードのマークで示したものＤはCCD（電荷
結合装置）の出力部で、トランジスタのソース、
ドレインと同様な拡散領域からなる。出力部Ｄは
トランジスタTr3を介して電源VDDへ接続される。
このトランジスタTr3Cはデイプリーシヨン型で
常時はカツトオフしており、リセツトクロツク
φRが入るとカツトオン（オン）になつて出力部
Ｄを電源VDDへ直結し（等価的に）、該出力部を
リセツトする。
スタで、Tr4〜Tr7が２段のソースホロアを構成
する。即ちTr4，Tr6のドレインは電VDDに接続さ
れ、ソースが負荷抵抗となるトランジスタTr5，
Tr7のドレインに接続され、該Tr5，Tr7のソース
が電源（グランド）VSSに接続される。Tr1，Tr2
は負荷バイアス回路であり、トランジスタTr5，
Tr7にこれらを適当な値の負荷抵抗とするための
ゲート電圧を供給する。ソースホロアを２段接続
すると利得は更に下るが、負荷容量などに対応す
べくCCDでは２段ものが用いられることが多い。
ダイオードのマークで示したものＤはCCD（電荷
結合装置）の出力部で、トランジスタのソース、
ドレインと同様な拡散領域からなる。出力部Ｄは
トランジスタTr3を介して電源VDDへ接続される。
このトランジスタTr3Cはデイプリーシヨン型で
常時はカツトオフしており、リセツトクロツク
φRが入るとカツトオン（オン）になつて出力部
Ｄを電源VDDへ直結し（等価的に）、該出力部を
リセツトする。
第２図のｂがリセツトロツクφRの波形を示し、
同図ａが出力電圧Voutの波形を示す。第１図の
トランジスタTr3にリセツトクロツクφRが入ると
Tr3はオンになつてCCDの出力部Ｄの源VDDへ固
定され、トランジスタTr4，Tr5，TR6，TR7のオ
ン抵抗値に応じて分割され、出力電圧Voutが得
られる。リセツトクロツクφRが切れるとトラン
ジスタTr3のゲート・ソース間容量により出力部
Ｄの電位は若干下り、つれて出力電圧Voutも若
干下る。この部分ＱがDC（直流）基準ベルトとな
る。次にCCDの電荷（電子）転送されてきてそ
れが出力部Ｄに入ると、該出力部の電位は下る。
この部分Ｄの電位変化は流入電荷により定まり、
従つてＱ−Ｒが信号電圧Vsgになる。信号電圧の
読取りは、部分Ｒが各々の中間部で該部分の電位
を読取り、基準レベルＱとの差を求めることによ
り出力を得る。
同図ａが出力電圧Voutの波形を示す。第１図の
トランジスタTr3にリセツトクロツクφRが入ると
Tr3はオンになつてCCDの出力部Ｄの源VDDへ固
定され、トランジスタTr4，Tr5，TR6，TR7のオ
ン抵抗値に応じて分割され、出力電圧Voutが得
られる。リセツトクロツクφRが切れるとトラン
ジスタTr3のゲート・ソース間容量により出力部
Ｄの電位は若干下り、つれて出力電圧Voutも若
干下る。この部分ＱがDC（直流）基準ベルトとな
る。次にCCDの電荷（電子）転送されてきてそ
れが出力部Ｄに入ると、該出力部の電位は下る。
この部分Ｄの電位変化は流入電荷により定まり、
従つてＱ−Ｒが信号電圧Vsgになる。信号電圧の
読取りは、部分Ｒが各々の中間部で該部分の電位
を読取り、基準レベルＱとの差を求めることによ
り出力を得る。
CCDが携用用テレビカメラなどに使用されて
いると電源は乾電池などとなり、該乾電池から昇
圧した後に給電する場合に電源電圧が変動しやす
い。電源電圧VDDが変動する出力電圧Voutは第２
図ｃに示すように全体が該電源電圧変動につれて
変動する。これでは部分Ｑ、Ｒレベルも変動する
から、これをサンプリングして得た出力信号には
電源電圧変動が含まれ、不安定なものになる。
いると電源は乾電池などとなり、該乾電池から昇
圧した後に給電する場合に電源電圧が変動しやす
い。電源電圧VDDが変動する出力電圧Voutは第２
図ｃに示すように全体が該電源電圧変動につれて
変動する。これでは部分Ｑ、Ｒレベルも変動する
から、これをサンプリングして得た出力信号には
電源電圧変動が含まれ、不安定なものになる。
発明の目的
本発明はかゝる点を改善し、電源電圧変動の影
響を受けない安定な出力電圧を発生するようにし
ようとするものである。
響を受けない安定な出力電圧を発生するようにし
ようとするものである。
発明の構成
本発明は、ソースホロアに接続したMOSトラ
ンジスタ回路と、該回路の負荷抵抗となるMOS
トランジスタのゲートに、ゲートをドレインへ接
続した一対のMOSトランジスタで電源電圧を分
圧して得たバイアス電圧を加える負荷バイアス回
路を備えるMOSアナログアンプ回路において、
該負荷バイアス回路を構成する一対のMOSトラ
ンジスタの一方をデプリーシヨン型としかつ非飽
和領域で動作させて該負荷バイアス回路に、電源
電圧変動時に、ソースホロアの出力電圧が電源電
圧変動で変動しないように変動する電圧を出力さ
せるようにしてなることを特徴とするが、次に実
施例を参照しながらこれを説明する。
ンジスタ回路と、該回路の負荷抵抗となるMOS
トランジスタのゲートに、ゲートをドレインへ接
続した一対のMOSトランジスタで電源電圧を分
圧して得たバイアス電圧を加える負荷バイアス回
路を備えるMOSアナログアンプ回路において、
該負荷バイアス回路を構成する一対のMOSトラ
ンジスタの一方をデプリーシヨン型としかつ非飽
和領域で動作させて該負荷バイアス回路に、電源
電圧変動時に、ソースホロアの出力電圧が電源電
圧変動で変動しないように変動する電圧を出力さ
せるようにしてなることを特徴とするが、次に実
施例を参照しながらこれを説明する。
発明の実施例
本発明では第１図の負荷バイアス回路のトラン
ジスタTr2をデイプリーシヨン型にすると共に動
作点を非飽和領域（３極管領域）に選ぶ。従来回
路ではこのトランジスタTr2はエンハンスメント
型であり、動作点は飽和領域にある。負荷バイア
ス回路のトランジスタTr1は本発明回路および従
来回路ともにエンハンスメント型であり、ゲート
をドレインに接続して飽和領域で動作させる。
ジスタTr2をデイプリーシヨン型にすると共に動
作点を非飽和領域（３極管領域）に選ぶ。従来回
路ではこのトランジスタTr2はエンハンスメント
型であり、動作点は飽和領域にある。負荷バイア
ス回路のトランジスタTr1は本発明回路および従
来回路ともにエンハンスメント型であり、ゲート
をドレインに接続して飽和領域で動作させる。
トランジスタTr1，Tr2は電源電圧VDDを分圧
し、接続点からその分圧電圧を出力して該分圧電
圧VbをトランジスタTr2，Tr5，Tr7のゲートへ
供給する。従来回路のようにトランジスタTr1，
Tr2が共に飽和領域で動作すると該電圧Vbは電
源圧VDDの影響を余り受けず、ほゞ一定である。
そこで電源電圧VDDが例えば上昇すると、ソース
ホロア段の出力電圧Voutも上昇することになる。
これに対して本発明回路ではトランジスタTr2は
非飽和３極管領域にあるから、電源電圧VDDが上
昇すると出力端Ａの電圧Vbは上昇し、これによ
りトランジスタTr5，Tr7はゲート電圧が上昇し
て導通度を高め、つまり低抵抗となり、出力電圧
Voutは電源電圧VDDの上昇と共に上ることはしな
くなる。電圧VbはVDDの変化によるVoutの変化
を充分抑えるように変化するのが望ましく、これ
はトランジスタTr1，Tr2のＷ／Ｌ（ゲート巾／ゲ
ート長）などのサイズ、およびTr2の動作領域を
適切に選択することで実現できる。トランジスタ
Tr2のデプリーシヨン化は、該トランジスタのチ
ヤネル領域にＰ（リン）などの不純物を打ち込む
ことにより行なう。
し、接続点からその分圧電圧を出力して該分圧電
圧VbをトランジスタTr2，Tr5，Tr7のゲートへ
供給する。従来回路のようにトランジスタTr1，
Tr2が共に飽和領域で動作すると該電圧Vbは電
源圧VDDの影響を余り受けず、ほゞ一定である。
そこで電源電圧VDDが例えば上昇すると、ソース
ホロア段の出力電圧Voutも上昇することになる。
これに対して本発明回路ではトランジスタTr2は
非飽和３極管領域にあるから、電源電圧VDDが上
昇すると出力端Ａの電圧Vbは上昇し、これによ
りトランジスタTr5，Tr7はゲート電圧が上昇し
て導通度を高め、つまり低抵抗となり、出力電圧
Voutは電源電圧VDDの上昇と共に上ることはしな
くなる。電圧VbはVDDの変化によるVoutの変化
を充分抑えるように変化するのが望ましく、これ
はトランジスタTr1，Tr2のＷ／Ｌ（ゲート巾／ゲ
ート長）などのサイズ、およびTr2の動作領域を
適切に選択することで実現できる。トランジスタ
Tr2のデプリーシヨン化は、該トランジスタのチ
ヤネル領域にＰ（リン）などの不純物を打ち込む
ことにより行なう。
発明の効果
以上説明したように本発明ではソースホロアの
負荷抵抗となるMOSトランジスタのゲート電圧
をバイアス電圧回路により、電源電圧変化による
出力電圧変化を打ち消すように調整するので、電
源が乾電池のような電圧変動を生じ易いものであ
る場合にも安定な出力電圧が得られ、またこのた
めの手段は負荷バイアス回路のトランジスタの１
つをデイプリーシヨン型にし非飽和領域で動作さ
せるという簡単なものであるので、回路の複雑化
を招くことはないという利点が得られる。
負荷抵抗となるMOSトランジスタのゲート電圧
をバイアス電圧回路により、電源電圧変化による
出力電圧変化を打ち消すように調整するので、電
源が乾電池のような電圧変動を生じ易いものであ
る場合にも安定な出力電圧が得られ、またこのた
めの手段は負荷バイアス回路のトランジスタの１
つをデイプリーシヨン型にし非飽和領域で動作さ
せるという簡単なものであるので、回路の複雑化
を招くことはないという利点が得られる。
第１図は本発明の実施例を示す回路図、第２図
は動作説明図の波形図である。 図面で、Tr6，Tr7はソースホロアに接続した
MOSトランジスタ回路、Tr7は負荷抵抗となる
MOSトランジスタ、Tr1，Tr2は電源電圧を分圧
する負荷バイアス回路のトランジスタ、Tr2はそ
の一方のトランジスタである。
は動作説明図の波形図である。 図面で、Tr6，Tr7はソースホロアに接続した
MOSトランジスタ回路、Tr7は負荷抵抗となる
MOSトランジスタ、Tr1，Tr2は電源電圧を分圧
する負荷バイアス回路のトランジスタ、Tr2はそ
の一方のトランジスタである。
Claims (1)
- 【特許請求の範囲】 １ ソースホロアに接続したMOSトランジスタ
回路と、該回路の負荷抵抗となるMOSトランジ
スタのゲートに、ゲートをドレインへ接続した一
対のMOSトランジスタで電源電圧を分圧して得
たバイアス電圧を加える負荷バイアス回路を備え
るMOSアナログアンプ回路において、 該負荷バイアス回路を構成する一対のMOSト
ランジスタの一方をデプリーシヨン型としかつ非
飽和領域で動作させて該負荷バイアス回路に、電
源電圧変動時に、ソースホロアの出力電圧が電源
電圧変動で変動しないように変動する電圧を出力
させるようにしてなることを特徴とするMOSア
ナログアンプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111792A JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59111792A JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254904A JPS60254904A (ja) | 1985-12-16 |
| JPH0249049B2 true JPH0249049B2 (ja) | 1990-10-29 |
Family
ID=14570265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59111792A Granted JPS60254904A (ja) | 1984-05-31 | 1984-05-31 | Ｍｏｓアナログアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254904A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4571431B2 (ja) | 2004-04-30 | 2010-10-27 | ルネサスエレクトロニクス株式会社 | 信号増幅回路 |
| JP4575818B2 (ja) | 2005-03-24 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 増幅回路用バイアス回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979301U (ja) * | 1982-11-22 | 1984-05-29 | アイカ工業株式会社 | 化粧材張り合板 |
-
1984
- 1984-05-31 JP JP59111792A patent/JPS60254904A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254904A (ja) | 1985-12-16 |
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