JPH0250434A - 半導体装置 - Google Patents
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- JPH0250434A JPH0250434A JP63201593A JP20159388A JPH0250434A JP H0250434 A JPH0250434 A JP H0250434A JP 63201593 A JP63201593 A JP 63201593A JP 20159388 A JP20159388 A JP 20159388A JP H0250434 A JPH0250434 A JP H0250434A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に硼素を高濃度に含ん
だＰ＋基板上にシリコンエピタキシャル膜を形成した半
導体基板を用いた半導体装置に関する。
だＰ＋基板上にシリコンエピタキシャル膜を形成した半
導体基板を用いた半導体装置に関する。
従来、第７図に示すようなＰ＋基板２１上にエピタキシ
ャル膜２２を形成して成るエピタキシャルウェハーは、
素子間のラッチアップやα線ソフトエラーの防止に対し
て有効であることから高集積記憶回路素子や超高速記憶
回路素子などに利用されている。このとき、ラッチアッ
プ防止やα線ソフトエラ一対策には、Ｐ＋基板はできる
だけ硼素を高濃度に含んで低抵抗であることが有効であ
る。また、Ｐ＋基板上に形成するシリコンエピタキシャ
ル膜はデバイスの形成領域となるため実用上Ｐ＋基板よ
りも２桁はど高い抵抗率を有するエピタキシャル膜が用
いられている。しかし硼素を含んだＰ＋基板は格子定数
が硼素濃度の増加とともに減少し１．低抵抗化するとエ
ピタキシャル膜との格子定数の差が大きくなり、ウェハ
ーの大きな反りやミスフィツト転位が発生する。このた
め、従来のこの種の工、ピタキシャルウェハーを用いた
半導体デバイスは、このウェハーの反りやミスフット転
位の発生を防止しようとして、硼素濃度の含有量を抑え
たエピタキシャルウェハーを用いていた。また、このよ
うなエビタキシャルウェバーは、裏面にサンドブラスト
によって損傷を与えて重金属ゲッタリングをおこなって
いる。このゲッタリング法はデバイス形成工程中に裏面
より粒子（パーチクル）発生がおこる。
ャル膜２２を形成して成るエピタキシャルウェハーは、
素子間のラッチアップやα線ソフトエラーの防止に対し
て有効であることから高集積記憶回路素子や超高速記憶
回路素子などに利用されている。このとき、ラッチアッ
プ防止やα線ソフトエラ一対策には、Ｐ＋基板はできる
だけ硼素を高濃度に含んで低抵抗であることが有効であ
る。また、Ｐ＋基板上に形成するシリコンエピタキシャ
ル膜はデバイスの形成領域となるため実用上Ｐ＋基板よ
りも２桁はど高い抵抗率を有するエピタキシャル膜が用
いられている。しかし硼素を含んだＰ＋基板は格子定数
が硼素濃度の増加とともに減少し１．低抵抗化するとエ
ピタキシャル膜との格子定数の差が大きくなり、ウェハ
ーの大きな反りやミスフィツト転位が発生する。このた
め、従来のこの種の工、ピタキシャルウェハーを用いた
半導体デバイスは、このウェハーの反りやミスフット転
位の発生を防止しようとして、硼素濃度の含有量を抑え
たエピタキシャルウェハーを用いていた。また、このよ
うなエビタキシャルウェバーは、裏面にサンドブラスト
によって損傷を与えて重金属ゲッタリングをおこなって
いる。このゲッタリング法はデバイス形成工程中に裏面
より粒子（パーチクル）発生がおこる。
上述した従来のシリコンエピタキシャルウェハーを用い
た半導体デバイスはＰ＋基板の硼素含有量をミスフィツ
ト転位が発生しない範囲で抑えているのでＰ＋基板を十
分に低抵抗化できないため、ラッチアップ、α線ソフト
エラーの防止対策などデバイス特性向上のため十分な対
策がとれないという欠点がある。
た半導体デバイスはＰ＋基板の硼素含有量をミスフィツ
ト転位が発生しない範囲で抑えているのでＰ＋基板を十
分に低抵抗化できないため、ラッチアップ、α線ソフト
エラーの防止対策などデバイス特性向上のため十分な対
策がとれないという欠点がある。
また、Ｐ＋基板は硼素濃度がウェハーの反りやミスフィ
ツト転位の発生を抑える範囲においては酸素析出が起り
易くなるために、過度の酸素析出欠陥が生じ、これらが
デバイス不良原因となる欠点がある。
ツト転位の発生を抑える範囲においては酸素析出が起り
易くなるために、過度の酸素析出欠陥が生じ、これらが
デバイス不良原因となる欠点がある。
さらに従来エピタキシャルウェハー用いられてきたサン
ドブラストによるゲッタリング法は、デバイス形成工程
中にバーチクルが発生するため、これらがデバイス不良
原因となる。
ドブラストによるゲッタリング法は、デバイス形成工程
中にバーチクルが発生するため、これらがデバイス不良
原因となる。
本発明の半導体装置は、硼素を高濃度に含んだＰ＋基板
の両面にこのＰ＋基板より２桁以上高い抵抗率を有する
エピタキシャル膜が形成された半導体基板を用いており
、Ｐ＋基板とエピタキシャル膜の格子定数の差にもとづ
いたミスフィツト転位を有している。
の両面にこのＰ＋基板より２桁以上高い抵抗率を有する
エピタキシャル膜が形成された半導体基板を用いており
、Ｐ＋基板とエピタキシャル膜の格子定数の差にもとづ
いたミスフィツト転位を有している。
本発明者は、前記Ｐ＋基板を用いたシリコンエピタキシ
ャルウェハーにおいて発生するミスフィツト転位は、エ
ピタキシャル膜とＰ＋基板との界面近傍のＰ＋基板側に
形成され、ＬＯＣＯ８端部等に発生する転位とは大きく
性質が異なり、その後の熱処理工程経過後も表面に突き
出してくることがなくエピタキシャル膜上に形成される
デバイスには全く悪影響を及ぼすことのないことを見出
した。
ャルウェハーにおいて発生するミスフィツト転位は、エ
ピタキシャル膜とＰ＋基板との界面近傍のＰ＋基板側に
形成され、ＬＯＣＯ８端部等に発生する転位とは大きく
性質が異なり、その後の熱処理工程経過後も表面に突き
出してくることがなくエピタキシャル膜上に形成される
デバイスには全く悪影響を及ぼすことのないことを見出
した。
逆に、このミスフィツト転位は重金属元素などのデバイ
ス製造工程で混入してくる汚染を捕捉する強いゲッタリ
ング効果があることを見出した。
ス製造工程で混入してくる汚染を捕捉する強いゲッタリ
ング効果があることを見出した。
本発明のミスフィツト転位を含む、半導体デバイスは、
以上の本発明者によってなされた発見にもとづき発明さ
れたもので、従来のミスフィツト転位はデバイスに悪影
響を与えるという考え方を基本的に見直してミスフィツ
ト転位を積極的に取り入れてＰ＋基板の低抵抗化を図ろ
うとするものである。特に本発明の半導体装置用いるＰ
＋基板は、その両面または裏面側にミスフィツト転位を
有している。
以上の本発明者によってなされた発見にもとづき発明さ
れたもので、従来のミスフィツト転位はデバイスに悪影
響を与えるという考え方を基本的に見直してミスフィツ
ト転位を積極的に取り入れてＰ＋基板の低抵抗化を図ろ
うとするものである。特に本発明の半導体装置用いるＰ
＋基板は、その両面または裏面側にミスフィツト転位を
有している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に用いる半導体基板の縦断面
である。Ｐ＋基板３の両面にシリコンエピタキシャル膜
１，５およびミスフィツト転位発生領域２，４を有して
いる、 第２図（ａ）〜（ｄ）は本発明の一実施例の製造方法に
ついて示した基板縦断面である。まず、６インチの直径
、比抵抗０．００５Ω・国のＰ” （１００）基板６の
表面に二酸化シリコン膜７を５０００人の厚さに堆積し
た（第２図（ａ））。堆積法として通常の化学気相堆積
（ＣＶＤ）法を用いた。次に第２図（ｂ）に示すように
、Ｐ＋基板６の裏面側にシリコンエピタキシャル膜８を
１５μｍの厚さに成長した。エピタキシャル成長では、
成長温度１１５０℃、常圧、供給ガスとして四塩化シリ
コン（ＳｉＣβ４）と水素（Ｈ２）の混合ガスを用いた
。次に弗化水素溶液により表面の二酸化シリコン膜７を
除去した（第２図（Ｃ））。最後にＰ＋基板６０表面側
にシリコンエピタキシャル膜１１を１０μｍの厚さに成
長することにより第１図、第２図（ｄ）に示すようなシ
リコンエピタキシャルウェハーヲ得、た。エピタキシャ
ル成長では、成長温度１１５０℃、常圧、供給ガスとし
て四塩化シリコン（ＳｉＣβ４）、水素（Ｈ２）、ジポ
ラン（Ｂ２Ｈ６）の混合ガスを用いた。この際、シリコ
ンエピタキシャル膜１１の比抵抗はジポラン量を調整し
て、１０Ω・口とした。
である。Ｐ＋基板３の両面にシリコンエピタキシャル膜
１，５およびミスフィツト転位発生領域２，４を有して
いる、 第２図（ａ）〜（ｄ）は本発明の一実施例の製造方法に
ついて示した基板縦断面である。まず、６インチの直径
、比抵抗０．００５Ω・国のＰ” （１００）基板６の
表面に二酸化シリコン膜７を５０００人の厚さに堆積し
た（第２図（ａ））。堆積法として通常の化学気相堆積
（ＣＶＤ）法を用いた。次に第２図（ｂ）に示すように
、Ｐ＋基板６の裏面側にシリコンエピタキシャル膜８を
１５μｍの厚さに成長した。エピタキシャル成長では、
成長温度１１５０℃、常圧、供給ガスとして四塩化シリ
コン（ＳｉＣβ４）と水素（Ｈ２）の混合ガスを用いた
。次に弗化水素溶液により表面の二酸化シリコン膜７を
除去した（第２図（Ｃ））。最後にＰ＋基板６０表面側
にシリコンエピタキシャル膜１１を１０μｍの厚さに成
長することにより第１図、第２図（ｄ）に示すようなシ
リコンエピタキシャルウェハーヲ得、た。エピタキシャ
ル成長では、成長温度１１５０℃、常圧、供給ガスとし
て四塩化シリコン（ＳｉＣβ４）、水素（Ｈ２）、ジポ
ラン（Ｂ２Ｈ６）の混合ガスを用いた。この際、シリコ
ンエピタキシャル膜１１の比抵抗はジポラン量を調整し
て、１０Ω・口とした。
このウェハーをヘキ開後、欠陥選択エツチング液でエツ
チングし、ミスフィツト転位の発生を評価した。その結
果、第１図に示すようなミスフィツト転位発生領域２，
４が形成されていることが確認された。
チングし、ミスフィツト転位の発生を評価した。その結
果、第１図に示すようなミスフィツト転位発生領域２，
４が形成されていることが確認された。
また参照試料として６インチ、比抵抗０．００５Ω・国
と０．０２Ω・口のＰ” （１００）基板２１上にシリ
コンエピタキシャル膜２２を本実施例ト同様にして１０
μｍの厚さに成長することにより、第７図に示すような
従来構造のシリコンエピタキシャルウェハーを得た。
と０．０２Ω・口のＰ” （１００）基板２１上にシリ
コンエピタキシャル膜２２を本実施例ト同様にして１０
μｍの厚さに成長することにより、第７図に示すような
従来構造のシリコンエピタキシャルウェハーを得た。
上記の３種類のシリコンエピタキシャルウェハーを用い
１メガビツトダイナミツクランダムアクセスメモリ素子
（以下ＩＭＤＲＡＭ素子と称す）を作成し、ウェハーの
反りと裏面からのパーチクル発生量および素子の歩留り
を比較した。ＩＭＤＲＡＭ素子形成前のウェハーの反り
量は、本発明のシリコンエピタキシャルウェハーで一２
５μｍ（ウェハー表面側が凸の場合を正とする）、従来
構造のシリコンエピタキシャルウェハーでは、Ｐ＋基板
比抵抗０．００５Ω・国のもので５０μｍ。
１メガビツトダイナミツクランダムアクセスメモリ素子
（以下ＩＭＤＲＡＭ素子と称す）を作成し、ウェハーの
反りと裏面からのパーチクル発生量および素子の歩留り
を比較した。ＩＭＤＲＡＭ素子形成前のウェハーの反り
量は、本発明のシリコンエピタキシャルウェハーで一２
５μｍ（ウェハー表面側が凸の場合を正とする）、従来
構造のシリコンエピタキシャルウェハーでは、Ｐ＋基板
比抵抗０．００５Ω・国のもので５０μｍ。
Ｐ＋基板比抵抗０．０２Ω・国のもので１０μｍであっ
た（第３図）。また、ＩＭＤＲＡＭ素子形成後のウェハ
ーの反り量は、本発明のシリコンエピタキシャルウェハ
ーでは２０μｍ、従来構造のシリコンエピタキシャルウ
ェハーでは、Ｐ＋基板比抵抗０．００５Ω・口のもので
９５μｍ、Ｐ＋基板比抵抗０．０２Ω・国のもので６０
μｍであった（第３図）、、このように本発明のシリコ
ンエピタキシャルウェハーは、ＩＭＤＲＡＭ素子形成工
程においてウェハーの大きな反りは発生しないことがわ
かる。また、裏面からのパーチクル発生は、従来構造の
シリコンエピタキシャルウェハーでは、裏面にはサンド
ブラストによって損傷か与えられているからパーチクル
の発生が見られたのに対し、本発明のシリコンエピタキ
シャルウェハーは、裏面にはエピタキシャル膜ｌが設け
られているから、パーチクルの発生が見られなかった。
た（第３図）。また、ＩＭＤＲＡＭ素子形成後のウェハ
ーの反り量は、本発明のシリコンエピタキシャルウェハ
ーでは２０μｍ、従来構造のシリコンエピタキシャルウ
ェハーでは、Ｐ＋基板比抵抗０．００５Ω・口のもので
９５μｍ、Ｐ＋基板比抵抗０．０２Ω・国のもので６０
μｍであった（第３図）、、このように本発明のシリコ
ンエピタキシャルウェハーは、ＩＭＤＲＡＭ素子形成工
程においてウェハーの大きな反りは発生しないことがわ
かる。また、裏面からのパーチクル発生は、従来構造の
シリコンエピタキシャルウェハーでは、裏面にはサンド
ブラストによって損傷か与えられているからパーチクル
の発生が見られたのに対し、本発明のシリコンエピタキ
シャルウェハーは、裏面にはエピタキシャル膜ｌが設け
られているから、パーチクルの発生が見られなかった。
さらにＩＭＤＲＡＭ素子の歩留りは、本発明のシリコン
エピタキシャルウェハーを用いたＩＭＤＲＡＭ素子では
、Ｐ＋基板比抵抗０．００５Ω・工の従来構造のシリコ
ンエピタキシャルウェハーを用いたものに比べて３０％
、Ｐ＋基板比抵抗０．０２Ω・口の従来構造のシリコン
エピタキシャルウェハーろ用いたものに比べて２５％向
上した。これは、Ｐ＋基板の低抵抗化によるラッチアッ
プ、α線ソフトエラー耐性およびゲッタリング能力の向
上のためと、裏面を鏡面化していることによるデバイス
形成工程中におこる裏面からのパーチクル発生防止によ
ってパーチクルの影響による歩留り低下が抑えられたた
めと、ウェハーの反り量の低減によるデバイス形成工程
内での熱応力による欠陥の発生の低減およびフォトリソ
グラフ工程における反りによる歩留り低下を抑制したた
めであると考えられる。
エピタキシャルウェハーを用いたＩＭＤＲＡＭ素子では
、Ｐ＋基板比抵抗０．００５Ω・工の従来構造のシリコ
ンエピタキシャルウェハーを用いたものに比べて３０％
、Ｐ＋基板比抵抗０．０２Ω・口の従来構造のシリコン
エピタキシャルウェハーろ用いたものに比べて２５％向
上した。これは、Ｐ＋基板の低抵抗化によるラッチアッ
プ、α線ソフトエラー耐性およびゲッタリング能力の向
上のためと、裏面を鏡面化していることによるデバイス
形成工程中におこる裏面からのパーチクル発生防止によ
ってパーチクルの影響による歩留り低下が抑えられたた
めと、ウェハーの反り量の低減によるデバイス形成工程
内での熱応力による欠陥の発生の低減およびフォトリソ
グラフ工程における反りによる歩留り低下を抑制したた
めであると考えられる。
次に、本発明の他の実施例としてＰ＋基板にも素子（デ
バイス）の能動領域が形成されるデバイスの例について
述べる。第４図は実施例に用いる半導体基板縦断面図で
ある。Ｐ＋基板１４の両面にシリコンエピタキシャル膜
１２．１５を有し、また片面のみにミスフィツト転位発
生領域１３を有している。第５図（ａ）〜（ｄ）は本実
施例の製造方法について示した基板縦断面である。まず
、４インチの直径、比抵抗０．００４Ω・口のＰ”（１
００）基板１６の表面に二酸化シリコン膜１７を５００
０人の厚さに堆積した（第５図（ａ））。堆積法として
通常の化学気相成長堆積（ＣＶＤ）法を用いた。
バイス）の能動領域が形成されるデバイスの例について
述べる。第４図は実施例に用いる半導体基板縦断面図で
ある。Ｐ＋基板１４の両面にシリコンエピタキシャル膜
１２．１５を有し、また片面のみにミスフィツト転位発
生領域１３を有している。第５図（ａ）〜（ｄ）は本実
施例の製造方法について示した基板縦断面である。まず
、４インチの直径、比抵抗０．００４Ω・口のＰ”（１
００）基板１６の表面に二酸化シリコン膜１７を５００
０人の厚さに堆積した（第５図（ａ））。堆積法として
通常の化学気相成長堆積（ＣＶＤ）法を用いた。
次に第５図（ｂ）に示すように、Ｐ＋基板１６の裏面側
にシリコンエピタキシャル膜１８を７μｍの厚さに成長
した。エピタキシャル成長では、成長温度ｌｌ００℃、
圧力５０Ｔｏ ｒ ｒ、供給ガスとしてジクロルシラン
（Ｓ ｉＨ２Ｃ（１２） ｒ水素（Ｈ２）の混合ガスを
用いた。次に弗化水素溶液により表面の二酸化シリコン
膜１７を除去した（第５図（Ｃ））。最後にＰ＋基板１
６の表面側にシリコンエピタキシャル膜２０を２．５μ
ｍの厚さに成長することにより第４図および第５図（ｄ
）に示すようなシリコンエピタキシャルウェハーを得た
。エピタキシャル成長では成長温度１１００℃、圧力５
゜Ｔｏ ｒ ｒｊ供給ガスとしてジクロルシラン（Ｓｉ
ＨｚＣＪｔ）、水素（Ｈ２）、ジポラン（Ｂ２Ｈ，）の
混合ガスを用いた。また、シリコンエピタキシャル膜２
０の比抵抗はジポラン量を調整して２Ω・■とした。こ
のシリコンエピタキシャルウェハーをヘキ開後、欠陥選
択エツチング液でエツチングしミスフィツト転位の発生
を評価した。その結果、第４図に示したようなミスフィ
ツト転位発生領域１３が形成されていることが確認され
た。また、参照試料として、４インチ、比抵抗０．００
４Ω・■と０．０１５Ω・国のＰ” （１００）基板２
１上にシリコンエピタキシャル膜２２を実施例と同様に
して２．５μｍの厚さに成長することにより、第７図に
示すような従来構造のシリコンエピタキシャルウェハー
を得た。
にシリコンエピタキシャル膜１８を７μｍの厚さに成長
した。エピタキシャル成長では、成長温度ｌｌ００℃、
圧力５０Ｔｏ ｒ ｒ、供給ガスとしてジクロルシラン
（Ｓ ｉＨ２Ｃ（１２） ｒ水素（Ｈ２）の混合ガスを
用いた。次に弗化水素溶液により表面の二酸化シリコン
膜１７を除去した（第５図（Ｃ））。最後にＰ＋基板１
６の表面側にシリコンエピタキシャル膜２０を２．５μ
ｍの厚さに成長することにより第４図および第５図（ｄ
）に示すようなシリコンエピタキシャルウェハーを得た
。エピタキシャル成長では成長温度１１００℃、圧力５
゜Ｔｏ ｒ ｒｊ供給ガスとしてジクロルシラン（Ｓｉ
ＨｚＣＪｔ）、水素（Ｈ２）、ジポラン（Ｂ２Ｈ，）の
混合ガスを用いた。また、シリコンエピタキシャル膜２
０の比抵抗はジポラン量を調整して２Ω・■とした。こ
のシリコンエピタキシャルウェハーをヘキ開後、欠陥選
択エツチング液でエツチングしミスフィツト転位の発生
を評価した。その結果、第４図に示したようなミスフィ
ツト転位発生領域１３が形成されていることが確認され
た。また、参照試料として、４インチ、比抵抗０．００
４Ω・■と０．０１５Ω・国のＰ” （１００）基板２
１上にシリコンエピタキシャル膜２２を実施例と同様に
して２．５μｍの厚さに成長することにより、第７図に
示すような従来構造のシリコンエピタキシャルウェハー
を得た。
上記３種類のシリコンエピタキシャルウェハーを用いＰ
＋基板内にトレンチキパシタを形成した構造の１メガビ
ツトダイナミツクランダムアクセスメモリ素子（以下ト
レンチキャパシタＩＭＤＲＡＭと称す）を作成し、ウェ
ハーの反りと素子の歩留りを比較した。トレンチキャパ
シタＩＭＤＲＡＭ素子形成前のウェハーの反り量は、本
実施例のシリコンエピタキシャルウェハーでは、−１５
μｍ、従来構造のシリコンエピタキシャルウェハーでは
、Ｐ＋基板比抵抗０．００４Ω・国のもので４５μｍ、
Ｐ＋基板比抵抗０゜０１５Ω・国のもので３μｍであっ
た（第６図）。またトレンチキャパシタＩＭＤＲＡＭ素
子形成後のウェハーの反り量は、本発明のシリコンエピ
タキシャルウェハーでは、１８μｍ、従来構造のシリコ
ンエピタキシャルウェハーでは、Ｐ′″基板比抵抗０．
００４Ω・国のもので７５μｍ、Ｐ＋基板比抵抗０．０
１５Ω・■のもので４０μｍであった。このように本実
施例のシリコンエピタキシャルウェハーの反りは、トレ
ンチキャパシタＩＭＤＲＡＭ素子形成工程においてウェ
ハーの大きな反りは発生しないことがわかる。また、裏
面からのパーチクルの発生は、従来構造のシリコンエピ
タキシャルウェハーでは、パーチクルの発生が見られた
のに対し、本発明のシリコンエピタキシャルウェハーは
、パーチクルの発生が見られなかった。再にトレンチキ
ャパシタＩＭＤＲＡＭ素子の歩留りは、本発明のシリコ
ンエピタキシャルウェハーを用いた。１ＭＤＲＡＭ素子
では、Ｐ＋基板比抵抗０．００４Ω・国の従来構造のシ
リコンエピタキシャルウェハーを用いたものに比べて３
５％、Ｐ＋基板比抵抗０．０１５Ω・σの従来構造のシ
リコンエピタキシャルウェハーを用いたものに比べて３
０％以上向上した。
＋基板内にトレンチキパシタを形成した構造の１メガビ
ツトダイナミツクランダムアクセスメモリ素子（以下ト
レンチキャパシタＩＭＤＲＡＭと称す）を作成し、ウェ
ハーの反りと素子の歩留りを比較した。トレンチキャパ
シタＩＭＤＲＡＭ素子形成前のウェハーの反り量は、本
実施例のシリコンエピタキシャルウェハーでは、−１５
μｍ、従来構造のシリコンエピタキシャルウェハーでは
、Ｐ＋基板比抵抗０．００４Ω・国のもので４５μｍ、
Ｐ＋基板比抵抗０゜０１５Ω・国のもので３μｍであっ
た（第６図）。またトレンチキャパシタＩＭＤＲＡＭ素
子形成後のウェハーの反り量は、本発明のシリコンエピ
タキシャルウェハーでは、１８μｍ、従来構造のシリコ
ンエピタキシャルウェハーでは、Ｐ′″基板比抵抗０．
００４Ω・国のもので７５μｍ、Ｐ＋基板比抵抗０．０
１５Ω・■のもので４０μｍであった。このように本実
施例のシリコンエピタキシャルウェハーの反りは、トレ
ンチキャパシタＩＭＤＲＡＭ素子形成工程においてウェ
ハーの大きな反りは発生しないことがわかる。また、裏
面からのパーチクルの発生は、従来構造のシリコンエピ
タキシャルウェハーでは、パーチクルの発生が見られた
のに対し、本発明のシリコンエピタキシャルウェハーは
、パーチクルの発生が見られなかった。再にトレンチキ
ャパシタＩＭＤＲＡＭ素子の歩留りは、本発明のシリコ
ンエピタキシャルウェハーを用いた。１ＭＤＲＡＭ素子
では、Ｐ＋基板比抵抗０．００４Ω・国の従来構造のシ
リコンエピタキシャルウェハーを用いたものに比べて３
５％、Ｐ＋基板比抵抗０．０１５Ω・σの従来構造のシ
リコンエピタキシャルウェハーを用いたものに比べて３
０％以上向上した。
以上説明したように本発明は、Ｐ＋基板の両面にＰ＋基
板より２桁以上高い比抵抗のシリコンエピタキシャル膜
を有し、かつＰ“基板とシリコンエピタキシャル膜との
格子定数の違いにより生じるミスフィツト転位を有する
シリコンエピタキシャルウェハー上にデバイスを形成す
ることにより十分なラッチアップ、α線ソフトエラー耐
性を有し、デバイスの歩留りを従来技術よりも高くする
ことことができた。
板より２桁以上高い比抵抗のシリコンエピタキシャル膜
を有し、かつＰ“基板とシリコンエピタキシャル膜との
格子定数の違いにより生じるミスフィツト転位を有する
シリコンエピタキシャルウェハー上にデバイスを形成す
ることにより十分なラッチアップ、α線ソフトエラー耐
性を有し、デバイスの歩留りを従来技術よりも高くする
ことことができた。
第１図は本発明の一実施例を説明するための半導体装置
用基板の縦断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例における製造工程を示す基板縦断面図、第３図は
本発明の一実施例における本発明の従来技術のウェハー
の反りを示す一実施例図、第４図は本発明の他の実施例
を説明するための半導体装置用基板の縦断面図、第５図
（ａ）〜（ｄ）は本発明の他の実施例における製造工程
を示す基板縦断面図、第６図は本発明の他の実施例にお
ける本発明と従来技術のウェハーの反りを示す一実施例
図、第７図は従来技術の半導体装置用基板の縦断面図で
ある。 １．５，８，１１，１２，１５，１８，２０゜２２・・
・・・・シリコンエピタキシャルＬ ２，４，９゜１
０．１３，１９・・・・・・ミスフィツト転位発生領域
、３．６，１４，１６．２１・・・・・・Ｐ＋基板、７
゜１７・・・・・・二酸化シリコン膜。 代理人 弁理士 内 原 晋 鳩 図 躬 ／ ■ 第 図
用基板の縦断面図、第２図（ａ）〜（ｄ）は本発明の一
実施例における製造工程を示す基板縦断面図、第３図は
本発明の一実施例における本発明の従来技術のウェハー
の反りを示す一実施例図、第４図は本発明の他の実施例
を説明するための半導体装置用基板の縦断面図、第５図
（ａ）〜（ｄ）は本発明の他の実施例における製造工程
を示す基板縦断面図、第６図は本発明の他の実施例にお
ける本発明と従来技術のウェハーの反りを示す一実施例
図、第７図は従来技術の半導体装置用基板の縦断面図で
ある。 １．５，８，１１，１２，１５，１８，２０゜２２・・
・・・・シリコンエピタキシャルＬ ２，４，９゜１
０．１３，１９・・・・・・ミスフィツト転位発生領域
、３．６，１４，１６．２１・・・・・・Ｐ＋基板、７
゜１７・・・・・・二酸化シリコン膜。 代理人 弁理士 内 原 晋 鳩 図 躬 ／ ■ 第 図
Claims (1)
- 不純物元素として硼素を添加したＰ型シリコン基板の一
主面及び他の主面にシリコンエピタキシャル膜を有する
半導体基板の前記一主面側に半導体素子が形成されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201593A JP2733975B2 (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63201593A JP2733975B2 (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0250434A true JPH0250434A (ja) | 1990-02-20 |
| JP2733975B2 JP2733975B2 (ja) | 1998-03-30 |
Family
ID=16443629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63201593A Expired - Lifetime JP2733975B2 (ja) | 1988-08-11 | 1988-08-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733975B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191422A (ja) * | 1982-05-04 | 1983-11-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6031231A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6173321A (ja) * | 1984-09-18 | 1986-04-15 | Toshiba Corp | シリコンエピタキシヤルウエハ |
| JPS61125012A (ja) * | 1984-11-21 | 1986-06-12 | Toshiba Corp | エピタキシヤルウエハ |
-
1988
- 1988-08-11 JP JP63201593A patent/JP2733975B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58191422A (ja) * | 1982-05-04 | 1983-11-08 | Nec Corp | 半導体装置の製造方法 |
| JPS6031231A (ja) * | 1983-07-29 | 1985-02-18 | Toshiba Corp | 半導体基体の製造方法 |
| JPS6173321A (ja) * | 1984-09-18 | 1986-04-15 | Toshiba Corp | シリコンエピタキシヤルウエハ |
| JPS61125012A (ja) * | 1984-11-21 | 1986-06-12 | Toshiba Corp | エピタキシヤルウエハ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005311126A (ja) * | 2004-04-22 | 2005-11-04 | Shin Etsu Handotai Co Ltd | ｐ型シリコン単結晶ウェーハ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2733975B2 (ja) | 1998-03-30 |
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