JPH025060B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ジヨセフソン接合素子を用いて構成
されたジヨセフソンAD変換回路に関する。

従来の技術 従来、第１図を伴なつて次に述べるジヨセフソ
ン接合素子を用いて構成されたジヨセフソンAD
変換回路が提案されている。

すなわち、バイアス電流線１と、制御電流線２
及び３とを有し、且つ制御電流線２に供給される
制御電流I_cの値と、バイアス電流線１に供給され
るバイアス電流I_bの値とに応じて、出力端４及び
４′間で、零電圧状態または有電圧状態をとり、
その零電圧状態または有電圧状態をとる閾値特性
が、制御電流線２に供給される制御電流I_cの値に
対する互に異なる周期の周期性を有するジヨセフ
ソン接合素子を用いて構成された複数ｎ個の制御
線付２端子ジヨセフソンゲート回路M₁，M₂……
M_oを有する。

この場合、制御線付ジヨセフソンゲート回路
M₁，M₂……M_oは、上述したように、制御電流
線２に供給される制御電流I_cの値と、バイアス電
流線１に供給されるバイアス電流線I_bの値とに応
じて、出力端４及び４′間で、零電圧状態または
有電圧状態をとり、その零電圧状態または有電圧
状態をとる閾値特性が、制御電流線２に供給され
る制御電流I_cの値に対する互に異なる周期の周期
性を有するが、いま、制御線付ジヨセフソンゲー
ト回路M_i（ｉ＝１，２……ｎ）の上述した閾値特
性の周期をI_iとするとき、その周期I_iは、第２図
に示すように、2^(i-1)×I₁の周期を有している。

また、制御線付ジヨセフソンゲート回路M_iの
閾値特性の上述した周期I_i（＝2^(i-1)×I₁）を有する
周期性は、制御電流線３に、後述するように、バ
イアス電流線B_iから制御電流I_fが、値I_f′で供給さ
れることによつて、第２図に示すように、制御電
流I_cの値が零である場合、バイアス電流I_bが値
I_b′を有している、という位相を有している。

このような制御線付ジヨセフソンゲート回路
M_iは、一例として、第３図を伴なつて次に述べ
る構成を有する。

すなわち、バイアス電流線２にジヨセフソン接
合素子６が介挿され、それに、制御電流線７及び
８が磁気結合している構成を有する３つの制御線
付きジヨセフソンゲート回路F₁，F₂及びF₃を有
する。

しかして、それらジヨセフソンゲート回路F₁
〜F₃のバイアス電流線５が並列に接続され、そ
の並列回路が上述したバイアス電流線１に介挿さ
れている。

また、ジヨセフソンゲート回路F₁〜F₃の制御
電流線７が直列に接続されて上述した制御電流線
２に介挿されている。

さらに、ジヨセフソンゲート回路F₁〜F₃の制
御電流線８が直列に接続されて上述した制御電流
線３に介挿されている。

なおさらに、ジヨセフソンゲート回路F₁〜F₃
のバイアス電流線５の並列回路の両端から、上述
した出力端４及び４′が導出されている。

以上が制御線付ジヨセフソンゲート回路M_iの
一例構成である。

このような構成を有する制御線付ジヨセフソン
ゲート回路M₁〜M_oのバイアス電流線１は、第１
図に示すように、直列に接続されて、バイアス電
流線１１に介挿されている。

また、制御線付ジヨセフソンゲート回路M₁〜
M_oの制御電流線２が、直列に接続されて、入力
電流線１２に介挿されている。

さらに、制御線付ジヨセフソンゲート回路M_i
の制御電流線３が、制御電流線B_iに介挿されてい
る。

また、制御線付ジヨセフソンゲート回路M_iの
両端４及び４′間に、負荷L_iが接続されている。

以上が従来提案されているジヨセフソンAD変
換回路の構成である。

このような構成を有するジヨセフソンAD変換
回路によれば、バイアス電流線１１に、バイアス
電流I_bを供給すれば、制御線付ジヨセフソンゲー
ト回路M_iのバイアス電流線１に、バイアス電流I_b
が、その値で供給される。

また、入力電流線１２にアナログ入力電流I_sを
供給すれば、制御線付ジヨセフソンゲート回路
M_iの制御電流線２に、アナログ入力電流I_sが、そ
の値で制御電流I_cとして供給される。

さらに、制御電流線B_iに制御電流I_fを供給すれ
ば、制御線付ジヨセフソンゲート回路M_iの制御
電流線３に、制御電流I_fが、その値で供給され
る。

このため、バイアス電流線１１に供給するバイ
アス電流線I_bを上述した値I_b′に選定し、また、
制御電流線B_iに供給する制御電流I_fを上述した値
I_f′に選定して置くことによつて、制御線付ジヨ
セフソンゲート回路M_iの上述した閾値特性が、
入力電流線１２に供給されるアナログ入力電流I_s
に対して、第２図で上述したと同じ周期性を有す
る。

すなわち、第２図の制御電流I_cの軸をアナログ
入力電流I_sの軸にした周期性を有する。

従つて、いま、上述した周期I₁の1/2の値をI_g
とし、また、アナログ入力電流I_sの値をI_gとの関
係で、次の値I_s1，I_s2，I_s3……I_s2oとする。

０≦I_s1＜I_g I_g≦I_s2＜２×I_g ２×I_g≦I_s3＜３×I_g ３×I_g≦I_s4＜４×I_g ４×I_g≧I_s5＞５×I_g 〓 （2ⁿ−１）×I_g≦I_s2o＜2ⁿ×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁は、その出力端４及び４′間で、アナログ入
力電流I_sが、値I_s1，I_s3，I_s5……I_s(2o-1)を有してい
る場合、零電圧状態をとるが、値I_s2，I_s4……I_s2o
を有している場合、第２図Ａ中×印で示すよう
に、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂は、
その出力端４及び４′間で、アナログ入力電流I_s
が、値I_s1及びI_s2，I_s5及びI_s6，……I_s(2o-3)及び
I_s(2o-2)を有している場合、零電圧状態をとるが、
値I_s3及びI_s4，I_s7及びI_s8……I_s(2o-1)及びI_s2oを有し
ている場合、第２図Ｂ中×印で示すように、有電
圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s4，I_s9〜I_s12……I_s(2o-7)〜I_s(2o-4
)を
有している場合、零電圧状態をとるが、I_s5〜I_s8，
I_s13〜I_s16……I_s(2o-3)〜I_s2oをとる場合、第２図Ｃ
中×印で示すように、有電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_iは、その出力端４及び４′間で、アナログ入力
電流I_sが、 I_s1〜I_s2(i-1) I_{s(2×2(i-1)+1)}〜I_s(3×2(i-1)) I_{s(4×2(i+1)+1)}〜I_s(5×2(i-1)) 〓 の値を有している場合、零電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M_iは、
その出力端４及び４′間で、アナログ入力電流I_s
が、 I_s(2(i-1)+1)〜I_s(2×2(i-1)) I_{s(3×2(i-1)+1)}〜I_s(4×2(i-1)) I_{s(5×2(i-1)+1)}〜I_s(6×2(i-1)) 〓 の値を有している場合、有電圧状態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁〜M_oが零電圧状態をとるときにそれらの出
力端４及び４′間で得られる電圧（零電圧）を２
値表示の「０」とし、また、有電圧状態をとると
きに出力端４及び４′間で得られる電圧（有電圧）
を２値表示の「１」とすれば、アナログ入力電流
I_sが、I_s1，I_s2，I_s3……I_s(2o-1)，I_s2oの値を有して
いる場合、制御線付ジヨセフソンゲート回路M₁
の出力端４及び４′間に、第４図に示すように、
「０」，「１」，「０」……「０」，「１」のデジタル
出力が得られる。

また、制御線付ジヨセフソンゲート回路M₂の
出力端４及び４′間に、「０」，「０」，「１」，「１
」，
「０」，「０」……「０」，「０」，「１」，「１」の
デ
ジタル出力が得られる。

さらに、制御線付ジヨセフソンゲート回路M₃
の出力端４及び４′間に、「０」，「０」，「０」，
「０」，「１」，「１」，「１」，「１」，「０」，「
０」，
「０」，「０」……「０」，「０」，「０」，「０」，
「１」，「１」，「１」，「１」のデジタル出力が得ら
れる。

このように、制御線付ジヨセフソンゲート回路
M_iの出力端４及び４′間に、アナログ入力電流I_s
が、 I_s1〜I_s2(i-1) I_{s(2×2(i-1)+1)}〜I_s(3×2(i-1)) I_{s(4×2(i-1)+1)}〜I_s(5×2(i-1)) 〓 の値を有している場合、「０」のデジタル出力が
得られる。

また、制御線付ジヨセフソンゲート回路M_iの
出力端４及び４′間に、アナログ入力電流I_sが、 I_s(2(i-1)+1)〜I_s(2×2(i-1)) I_{s(3×2(i-1)+1)}〜I_s(4×2(i-1)) I_{s(5×2(i-1)+1)}〜I_s(6×2(i-1)) 〓 の値を有している場合、「１」のデジタル出力が
得られる。

従つて、ｎ個の負荷L₁，L₂……L_oから、アナ
ログ入力電流I_sがI_s1の値を有している場合、
（「０」，「０」……「０」）のｎビツトのデジタル
出力が得られる。

また、アナログ入力電流I_sがI_s2の値を有してい
る場合、（「１」，「０」，「０」……「０」）のｎビ
ツトのデジタル出力が得られる。

さらに、アナログ入力電流I_sがI_s3の値を有して
いる場合、（「０」，「１」，「０」「０」……「０」
）
のｎビツトのデジタル出力が得られる。

このように、負荷L₁〜L_oから、アナログ入力
電流I_sの値を表わしているｎビツトのデジタル出
力を得ることができる。

また、従来、第５図を伴なつて次に述べるジヨ
セフソンAD変換回路も提案されている。

すなわち、バイアス電流線１及び１′と、制御
電流線２，３及び９とを有し、且つ制御電流線９
に制御電流I_rを供給している状態で、制御電流線
２に供給される制御電流I_cの値と、バイアス電流
線１及び１′に供給されるバイアス電流I_bの値と
に応じて、出力端４及び４′間で、零電圧状態ま
たは有電圧状態をとり、その零電圧状態または有
電圧状態をとる閾値特性が、制御電流線２に供給
される制御電流I_cの値に対する互に同じ周期の周
期性を有するジヨセフソン接合素子を用いて構成
されたｎ個の制御線付ジヨセフソンゲート回路
M₁〜M_oを有する。

この場合、制御線付ジヨセフソンゲート回路
M_iは、上述したように、制御電流線９に制御電
流I_rを供給している場合で、制御電流線２に供給
される制御電流I_cの値と、バイアス電流線１及び
１′に供給されるバイアス電流線I_bの値とに応じ
て、出力端４及び４′間で零電圧状態または有電
圧状態をとり、その零電圧状態または有電圧状態
をとる閾値特性が、制御電流線２に供給される制
御電流I_cに対する互に同じ周期の周期性を有する
が、いま、制御線付ジヨセフソンゲート回路M_i
の上述した閾値特性の周期をI_iとするとき、制御
線付ジヨセフソンゲート回路M_iの閾値特性の周
期I_iは、第６図に示すように、第１図の場合で前
述した周期I₁を有している。

従つて、制御線付ジヨセフソンゲート回路M₁
〜M_oの閾値特性の周期性の周期が互に同じ周期
I₁を有している。

また、制御線付ジヨセフソンゲート回路M_iの
閾値特性の周期性は、制御電流線３に、後述する
ように、バイアス電流線B_iから制御電流I_fが供給
されることによつて、第６図に示すように、制御
電流I_cの値が零である場合、バイアス電流I_bが、
第１図の場合で前述した値I_b′を有している、と
いう位相を有している。

このような制御線付ジヨセフソンゲート回路
M_iは、一例として、第７図を伴なつて次に述べ
る構成を有する。

すなわち、バイアス電流線３１と、制御電流線
３２及び３３とを有する制御線付ジヨセフソンゲ
ート回路２１を有する。

この制御線付ジヨセフソンゲート回路２１は、
第３図で上述した制御線付ジヨセフソンゲート回
路M_iにおいて、そのバイアス電流線１をバイア
ス電流線３１と読み替え、また、制御電流線２及
び３をそれぞれバイアス電流線３２及び３３と読
み替えたことを除いて、第２図で上述した制御線
付ジヨセフソンゲート回路M_iと同様の構成を有
する。

従つて、制御線付ジヨセフソンゲート回路２１
は、第１図で上述した制御線付ジヨセフソンゲー
ト回路M₁の閾値特性の説明において、バイアス
電流線１、制御電流線２及び３をそれぞれバイア
ス電流線３１、制御電流線３２及び３３と読み替
えたことを除いて、第１図で上述した制御線付ジ
ヨセフソンゲート回路M₁と同様に説明される閾
値特性を有する。また、バイアス電流線３１と制
御電流線３２とを有する他の制御線付ジヨセフソ
ンゲート回路２２，２３及び２４を有する。

これら制御線付ジヨセフソンゲート回路２２，
２３及び２４のそれぞれは、第３図で上述した制
御線付ジヨセフソンゲート回路M₁において、そ
の制御電流線３が省略され、従つて、制御線付ジ
ヨセフソンゲート回路F₁〜F₃の制御電流線７が
省略され、また、バイアス電流線１及び制御電流
線２がそれぞれバイアス電流線３１及び制御電流
線３２と読み替えたことを除いて、第３図で上述
した制御線付ジヨセフソンゲート回路M₁と同様
の構成を有する。

ただし、制御線付ジヨセフソンゲート回路２
２，２３及び２４のそれぞれは、その制御電流線
３２に制御電流が予定の値で供給されている状態
で、バイアス電流線３１に供給されるバイアス電
流が予定の値以下であれば零電圧状態をとり、予
定の値以上であれば有電圧状態をとる、という閾
値特性を有している。

しかして、制御線付ジヨセフソンゲート回路２
１のバイアス電流線３１と、制御線付ジヨセフソ
ンゲート回路２４の制御電流線３２とが、直列に
接続され、そして抵抗２５及び２６をそれらの順
に通じて、上述したバイアス電流線１に介挿され
ている。

また、制御線付ジヨセフソンゲート回路２２の
バイアス電流線３１と、制御線付ジヨセフソンゲ
ート回路２３の制御電流線３２とが、直列に接続
され、そして抵抗２７及び２８をそれらの順に通
じて、上述したバイアス電流線１′に介挿されて
いる。なお、バイアス電流線１及び１′の一端は、
共通端（接地）に接続されている。

さらに、制御線付ジヨセフソンゲート回路２３
のバイアス電流線３１の一端が、抵抗２９を通じ
て、上述した抵抗２５及び２６の接続中点に接続
され、他端がバイアス電流線１及び１′の共通端
（接地）に接続されている。

なおさらに、制御線付ジヨセフソンゲート回路
２４のバイアス電流線３１の一端が、抵抗３０を
通じて、上述した抵抗２７及び２８の接続中点に
接続され、他端がバイアス電流線１及び１の共通
端に接続されている。

また、抵抗３４の両端が制御線付ジヨセフソン
ゲート回路２３のバイアス電流線３１の両端に接
続され、また、抵抗３５の両端が制御線付ジヨセ
フソンゲート回路２４のバイアス電流線３１の両
端に接続されている。

さらに、制御線付ジヨセフソンゲート回路２１
の制御電流線３２が、上述した制御電流線２に介
挿され、また、制御線付ジヨセフソンゲート回路
２１の制御電流線３３が、上述した制御電流線３
に介挿されている。

なおさらに、制御線付ジヨセフソンゲート回路
２２の制御電流線３２が、上述した制御電流線９
に介挿されている。

また、抵抗３４の両端から、上述した出力端４
及び４′が導出されている。

以上が、制御線付ジヨセフソンゲート回路M_i
の一例構成である。

このような構成を有する制御線付ジヨセフソン
ゲート回路M₁，M₂……M₃のそれぞれは、その
バイアス電流１及び１′が、第５図に示すように、
バイアス電流線１１及び１１′にそれぞれ介挿さ
れている。

一方、入力電流線１２に、抵抗R₀，R₁，R₂，
……R_oが、直列に接続されて介挿され、そして、
この場合、入力電流線１２の一端が接地されてい
るものとして、制御線付ジヨセフソンゲート回路
M_iの制御電流線２の一端が、抵抗R_i′を介して抵
抗R_(i-1)及びR_iの接続中点に接続され、他端が接
地されている。

さらに、制御線付ジヨセフソンゲート回路M_i
の制御電流線３及び９が、それぞれ制御電流線B_i
及びG_iに介挿されている。

さらに、制御線付ジヨセフソンゲート回路M_i
の出力端４及び４′間に負荷L_iが接続されている。

以上が、従来のジヨセフソンAD変換回路の他
の例の構成である。

このような構成を有するジヨセフソンAD変換
回路によれば、制御線付ジヨセフソンゲート回路
M_iに対するバイアス電流線１１及び１１′に、バ
イアス電流I_bを供給すれば、その制御線付ジヨセ
フソンゲート回路M_iのバイアス電流線１及び
１′に、バイアス電流I_bが、その値で供給される。

また、制御電流線B_iに、制御電流I_fを供給すれ
ば、制御線付ジヨセフソンゲート回路M_iの制御
電流線３に、制御電流I_fが、その値で供給され
る。

また、入力電流線１２に、アナログ入力電流I_s
を供給すれば、制御線付ジヨセフソンゲート回路
M₁，M₂……M_oの制御電流線２に、アナログ入
力電流I_sが、その値とは異なる値（Is―１），（Is
―２）……（Is―ｎ）の値でそれぞれ制御電流I_c
として供給される。

この場合、アナログ入力電流I_sの値は、 ［（I_s―１）＋（I_s―２）＋……（I_s―ｎ）］を有す
るが、抵抗R₀，R₁，R₂……R_oの値、抵抗R₁′，
R₂′……R_o′の値を適当に選ぶことによつて、値
（I_s―１），（I_s―２），（I_s―３）……（I_s―ｎ）は
、
次の関係を有する。

（I_s―２）＝（I_s―１）×1/2 （I_s―３）＝（I_s―１）×1/4 （I_s―４）＝（I_s―１）×1/8 〓 （I_s―ｎ）＝（I_s―１）×1/2^(n-1) 従つて、制御線付ジヨセフソンゲート回路M_i
の制御電流線２に、アナログ入力電流I_sが、（I_s―
１）×1/2^(i-1)の値で供給される。

このため、いま、上述した周期I₁の1/2の値を、
第１図の場合と同様に、I_gとし、また、制御線付
ジヨセフソンゲート回路M₁の制御電流線２にア
ナログ入力電流I_sが値（I_s―１））で供給される、
そのアナログ入力電流I_sの値（I_s―１）をI_gとの
関係で、第１図で上述したのに準じて、次の値
（I_s―１）₁，（I_s―１）₂……（I_s―１）_2oとする。

Ｏ≦（I_s―１）₁＜I_g I_g≦（I_s―１）₂＜２×I_g ２×I_g≦（I_s―１）₃＜３×I_g ３×I_g≦（I_s―１）₄＜４×I_g 〓 （2ⁿ−１）×I_g≦（I_s―１）_2o ＜2ⁿ×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁は、その出力端４及び４′間で、アナログ入
力電流I_sが値（I_s―１）₁，（I_s―１）₃，（I_s―１）₅
…
…（I_s―１）_(2o―₁₎を有している場合、零電圧状態
をとるが、値（I_s―１）₂，（I_s―１）₄，（I_s―１）₆
…
…（I_s―１）_2oを有している場合、第６図Ａ中×印
で示すように、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂の
制御電流線２にアナログ入力電流I_sが値（I_s―２）
で供給される、そのアナログ入力電流I_sの値（I_s
―２）を、I_gとの関係で、次の値（I_s―２）₁，（I_s
―２）₂，（I_s―２）₃……（I_s―２）_2oとする。

０≦（I_s―２）₁＜1/2×I_g 1/2×I_g≦（I_s―２）₂＜I_g I_g≦（I_s―２）₃＜3/2×I_g 3/2×I_g≦（I_s―２）₄＜２×I_g 〓 （2_o−１）／２×I_g≦ （I_s―２）_2o＜2ⁿ×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₂は、その出力端４及び４′間で、アナログ入
力電流I_sが、値（I_s―２）₁及び（I_s―２）₂，（I_s―
２）₅及び（I_s―２）₆……（I_s―２）_(2o-3)及び（I_s―
２）_(2o-2)を有している場合、零電圧状態をとる
が、値（I_s―２）₃及び（I_s―２）₄，（I_s―２）₇及び
（I_s―２）₈……（I_s―２）_(2o-1)及び（I_s―２）_2oを
有
している場合、第６図Ｂ中で示すように、有電圧
状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃
の制御電流線２にアナログ入力電流I_sが値（I_s―
３）で供給される、そのアナログ入力電流I_sの値
（I_s―３）を、I_gとの関係で、次の値（I_s―３）₁，
（I_s―３）₂……（I_s―３）_2oとする。

０≦（I_s―３）₁＜1/4×I_g 1/4×I_g≦（I_s―３）₂＜1/2×I_g 1/2×I_g≦（I_s―３）₃＜3/4×I_g 3/4×I_g≦（I_s―３）₄＜I_g I_g≦（I_s―３）₅＜5/4×I_g 〓 （2ⁿ−１）／４≦（I_s―３）_2o ＜2ⁿ／４×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₃は、その出力端４及び４′間で、アナログ入
力電流I_sが、値（I_s―３）₁〜（I_s―３）₄，（I_s―３）
₉〜（I_s―３）₁₂……（I_s―３）_(2o-7)〜（I_s―３）_(2o
-4)
を有している場合、零電圧状態をとるが、（I_s―
３）₅〜（I_s―３）₈，（I_s―３）₁₃〜（I_s―３）₁₆……
（I_s―３）_(2o-3)〜（I_s―３）_2oをとる場合、第６図Ｃ
中×印で示すように、有電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_iの制御電流線２にアナログ入力電流I_sが値（I_s
―ｉ）で供給される、アナログ入力電流I_sの値
（I_s―ｉ）を、I_gとの関係で、次の値（I_s―ｉ）₁，
（I_s―ｉ）₂……（I_s―ｉ）_2oとする。

０≦（I_s―ｉ）₁＜1/2^(i-1)×I_g ２×1/2^(i-1)×I_g≦２×（I_s―ｉ）₁ ＜３×1/2^(i-1)×I_g 〓 （2ⁿ−１）×1/2^(i-1)×I_g ≦（I_s―ｉ）_2o ＜2ⁿ×1/2^(i-1)×I_g しかるときは、制御線付ジヨセフソンゲート回
路M_iは、その出力端４及び４′間で、アナログ入
力電流I_sが、 （（I_s―ｉ）₁〜（I_s―ｉ）₂（ｉ−１） （I_s―ｉ）_{(2×2(i-1)+1)} 〜（I_s―ｉ）_(3×2(i-1)) （I_s―ｉ）_{(4×2(i-1)+1)} 〜（I_s―ｉ）_(5×2(i-1)) 〓 の値を有している場合、零電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M_iが、
その出力端４及び４′間で、アナログ入力電流I_s
が、 （I_s―ｉ）_(2(i-1)+1) 〜（I_s―ｉ）_(2×2(i-1)) （I_s―ｉ）_{(3×2(i-1)+1)} 〜（I_s―ｉ）_(4-2(i-1)) （I_s―ｉ）_{(5×2(i-1)+1)} 〜（I_s―ｉ）_(6×2(i-1)) 〓 の値を有している場合、有電圧状態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁〜M_oが零電圧状態をとるときにそれらの出
力端４及び４′間で得られる電圧（零電圧）を、
第１図で上述した場合と同様に２値表示の「０」
とし、また、有電圧状態をとるときに出力端４及
び４′間で得られる電圧（有電圧）を２値表示の
「１」とすれば、アナログ入力電流I_sが、制御線
付ジヨセフソンゲート回路M_iの制御電流線２に、
制御線付ジヨセフソンゲート回路M₁の制御電流
線２に供給される値（I_s―１）の2^(i-1)の値を有す
る（I_s―ｉ）の値で供給されるので、アナログ入
力電流I_sが、制御線付ジヨセフソンゲート回路
M₁の制御電流線２に供給される値でみて、それ
が、（I_s―１）₁，（I_s―１）₂……（I_s―１）_2oの値を
有している場合、制御線付ジヨセフソンゲート回
路M_iの出力端４及び４′間に、第４図に示すよう
に、第１図で上述したと同様のデジタル出力が得
られる。

従つて、負荷L₁〜L_oから、アナログ入力電流I_s
の値を表しているｎビツトのデジタル出力を得る
ことができる。

発明が解決しようとする問題点 しかしながら、第１図及び第５図に示す何れの
従来のジヨセフソンAD変換回路の場合も、制御
線付ジヨセフソンゲート回路M_iの上述した周期
性を有する閾値特性は、その第１，第２……番目
の周期でとるバイアス電流線I_bの最大値I_nが、そ
の周期の番数が大になるのに応じて減少する、と
いう閾値特性を呈する。

このため、制御線付ジヨセフソンゲート回路
M_iの制御電流線２に供給される制御電流I_cがある
値以上の値をとるとき、制御線付ジヨセフソンゲ
ート回路M_iが有電圧状態をとるべきであるにも
かかわらず、有電圧状態をとらない、という誤動
作を生じる。

従つて、制御線付ジヨセフソンゲート回路M_i
の制御電流線２に供給する制御電流I_cの最大値、
従つて、アナログ入力電流I_sの最大値に制限を受
け、また、アナログ入力電流I_sの最大値までの範
囲値を量子化する数、すなわちｎ個の値に制限を
受ける。

よつて、第１図及び第５図に示す従来のジヨセ
フソンAD変換回路の何れの場合も、アナログ入
力電流I_sを、広い範囲値に亘つて、ビツト数の大
なるデジタル出力に変換することができない、と
いう欠点を有していた。

問題を解決するための手段 よつて、本発明は、上述したアナログ入力電流
を、従来のジヨセフソンAD変換回路の場合に比
し広い範囲値に亘つて、ビツト数の大なるデジタ
ル信号に変換することのできる、新規なジヨセフ
ソンAD変換回路を提案せんとするものである。

本発明によるジヨセフソンAD変換回路は次に
述べる構成を有する。

すなわち、バイアス電流線と、制御電流線とを
有し、且つその制御電流線に供給される制御電流
の値と上記バイアス電流線に供給されるバイアス
電流の値とに応じて、対の出力端間で、零電圧状
態または有電圧状態をとり、その零電圧状態また
は有電圧状態をとる閾値特性が、上記制御電流線
に供給される制御電流の値に対する互いに異なる
または同じ周期の周期性を有するジヨセフソン接
合素子を用いて構成されているｎ・ｍ個（ｎ≧
２，ｍ≧２）の制御線付ジヨセフソンゲート回路
M₁₁〜M_1n；M₂₁〜M_2n；……M_o1〜M_onを有す
る。

また、バイアス電流線と、ｍ個の制御電流線
H₁〜H_nとを有し、制御電流線H₁〜H_nに供給さ
れるｍ個の制御電流中、偶数個の制御電流が２値
表示で「１」（または「０」）をとるか、制御電流
線H₁〜H_nに供給されるｍ個の制御電流中、奇数
個の制御電流が２値表示で「０」（または「１」）
をとるかに応じて、対の出力端間で、零電圧状態
または有電圧状態をとるジヨセフソン接合素子を
用いて構成されたｎ個の制御線付ジヨセフソンゲ
ート回路Q₁〜Q_oを有する。

しかして、制御線付ジヨセフソンゲート回路Q_i
の制御電流線H_j（ｊ＝１，２……ｍ）の両端が、
制御線付ジヨセフソンゲート回路M_ij（ｉ＝１，２
……ｎ）の対の出力端に接続されている。

作 用 このような本発明によるジヨセフソンAD変換
回路によれば、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n；M₂₁〜M_2n；……M_o1〜M_onの制御電
流線に、アナログ入力電流を、互に同じまたは異
なる値で供給することによつて、制御線付ジヨセ
フソンゲート回路Q₁〜Q_oの対の出力端から、ア
ナログ入力電流の値を表しているｎビツトのデジ
タル出力が出力される。

この場合、制御線付ジヨセフソンゲート回路
M_ijの周期性を有する閾値特性は、第１図及び第
５図で上述した従来の制御線付ジヨセフソンゲー
ト回路M_iの場合と同様に、その第１，第２……
番目の周期でとるバイアス電流の最大値が、その
周期の番数が大になるのに応じて減少する閾値特
性を呈する。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給される制御電流がある値
以上の値をとるとき、第１図及び第５図で上述し
た従来の制御線付ジヨセフソンゲート回路M_iの
場合と同様に、制御線付ジヨセフソンゲート回路
M_ijが有電圧状態をとるべきであるにもかかわら
ず、有電圧状態をとらない、という誤動作が生ず
る。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給する制御電流の最大値、
従つて、アナログ入力電流の最大値に、第１図及
び第５図の場合と同様に制限を受け、また、アナ
ログ入力電流の最大値までの範囲を量子化する
数、すなわちｎの値に制限を受ける。

しかしながら、本発明によるジヨセフソンAD
変換回路の場合、制御線付ジヨセフソンゲート回
路M_ijの閾値特性における周期の数を、同じ制御
電流の範囲内において、第１図及び第５図で上述
した従来のジヨセフソンAD変換回路における制
御線付ジヨセフソンゲート回路M_iの場合の１／
ｍにすることができる。

このため、制御線付ジヨセフソンゲート回路
M_ijの制御電流線に供給する制御電流の最大値、
従つて、アナログ入力電流の最大値を、第１図及
び第５図で上述した従来のジヨセフソンAD変換
回路の場合のｍ倍にすることができる。

本発明の効果 よつて、本発明によるジヨセフソンAD変換回
路によれば、アナログ入力電流を、第１図及び第
５図で上述した従来のジヨセフソンAD変換回路
の場合に比しｍ倍という広い範囲値に亘つて、ビ
ツト数の大なるデジタル出力に変換することがで
きる、という特徴を有する。

実施例 １ 次に、第８図を伴つて、本発明によるジヨセフ
ソンAD変換回路の第１の実施例を述べよう。

第８図に示す本発明によるジヨセフソンAD変
換回路の第１の実施例は、次に述べる構成を有す
る。

すなわち、ｎ・ｍ個（ｎ≧２，ｍ≧２）の制御
線付ジヨセフソンゲート回路M₁₁，M₁₂，……
M_1n；M₂₁，M₂₂……M_2n；……M_o1，M_o2……
M_onを有する。

この場合、制御線付ジヨセフソンゲート回路
M_i1〜M_inは、第１図及び第３図で上述した制御
線付ジヨセフソンゲート回路M_iの場合と同様の
構成を有する。

従つて、制御線付ジヨセフソンゲート回路M_i1
〜M_inにおいて、第１図との対応部分には同一符
号を付して詳細説明を省略する。

また、制御線付ジヨセフソンゲート回路M_i1〜
M_inの閾値特性の周期をI_iとするとき、その周期I_i
は、第９図に示すように、第１図で上述した制御
線付ジヨセフソンゲート回路M_iの場合と同様に、
2^(i-1)×I₁の周期を有している。

ただし、この場合、制御線付ジヨセフソンゲー
ト回路M₁₁〜M_1nの閾値特性の周期I₁は、第１図
で上述した従来のジヨセフソンAD変換回路にお
ける制御線付ジヨセフソンゲート回路M₁の閾値
特性の周期I₁のｍ倍の値を有している。

また、バイアス電流線１と、ｍ個の制御電流線
H₁，H₂，……H_nと、制御電流線３とを有し、ｍ
個の制御電流線H₁〜H_nに供給される制御電流
中、偶数個の制御電流が２値表示で「１」（また
は「０」）をとるか、ｍ個の制御電流線H₁〜H_n
に供給される制御電流中、奇数個の制御電流が２
値表示で「１」（または「０」）をとるかに応じ
て、出力端４及び４′間でみて零電圧状態または
有電圧状態をとるジヨセフソン接合素子を用いて
構成された複数ｎ個の制御線付ジヨセフソンゲー
ト回路Q₁，Q₂……Q_oとを有する。

この制御線付ジヨセフソンゲート回路Q_i（ｉ＝
１，２……ｎ）は、それ自体は公知の種々の構成
を有するものを用い得るが、第１０図に示すよう
に、第３図で上述した制御線付ジヨセフソンゲー
ト回路M_iの構成において、その制御電流線２が
ｍ本の制御電流線H₁〜H_nに替えられ、これに応
じてジヨセフソンゲート回路F₁〜F₃の制御電流
線７が１本であるのに代えて、ｍ本有し、、そし
てジヨセフソンゲート回路F₁〜F₃の第ｊ番目
（ｊ＝１，２……ｍ）の制御電流線７が直列に接
続されて制御電流線H_jに介挿されていることを
除いて、第３図で上述した制御線付ジヨセフソン
ゲート回路M_iと同様の構成を有する。

しかして、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n，M₂₁〜M_2n，……M_o1〜M_onのバイア
ス電流線１が、直列に接続されて、バイアス電流
線１１に介挿されている。

また、制御線付ジヨセフソンゲート回路M₁₁〜
M_1n，M₂₁〜M_2n，……M_o1〜M_onの制御電流線
２が、直列に接続されて、入力電流線１２に介挿
されている。

さらに、制御線付ジヨセフソンゲート回路M_ij
の制御電流線３が、制御電流線B_ijに介挿されて
いる。

また、制御線付ジヨセフソンゲート回路Q₁〜
Q_oのバイアス電流線１が、直列に接続されて、
バイアス電流線４１に介挿されている。

さらに、制御線付ジヨセフソンゲート回路Q_iの
制御電流線H_jの両端が、抵抗R_ijを介して、制御
線付ジヨセフソンゲート回路M_ijの出力端４及び
４′に接続されている。

さらに、制御線付ジヨセフソンゲート回路Q_iの
出力端４及び４′間に負荷L_iが接続されている。

以上が、本発明によるジヨセフソンAD変換回
路の第１の実施例の構成である。

このような構成を有するジヨセフソンAD変換
回路によれば、バイアス電流線１１に、バイアス
電流I_bを供給すれば、制御線付ジヨセフソンゲー
ト回路M_ijのバイアス電流線１に、バイアス電流
I_bが、その値で供給される。

また、入力電流線１２にアナログ入力電流I_sを
供給すれば、制御線付ジヨセフソンゲート回路
M_ijの制御電流線２に、アナログ入力電流I_sが、
その値で制御電流I_cとして供給される。

さらに、制御電流線B_ijに制御電流I_fを供給すれ
ば、制御線付ジヨセフソンゲート回路M_ijの制御
電流線３に、制御電流I_fが、その値で供給され
る。

このため、バイアス電流線１１に供給するバイ
アス電流I_bを、第１図で上述した値I_b′に選定し、
また、制御電流線B_ijに供給する制御電流I_fを、適
当な値に選定して置くことによつて、制御線付ジ
ヨセフソンゲート回路M_ijの上述した閾値特性が、
入力電流線１２に供給されるアナログ入力電流I_s
に対して、第９図で上述したと同じ周期性を有す
る。

すなわち、第９図の制御電流I_cの軸をアナログ
入力電流I_sの軸にした周期性を有する。

ただし、この場合、制御電流線B₁₁，B₁₂……
B_1nに供給する制御電流I_fの値、従つて、制御線
付ジヨセフソンゲート回路M₁₁，M₁₂……M₁₃の
制御電流線３に供給する制御電流I_fの値を、互に
異ならしめることによつて、制御線付ジヨセフソ
ンゲート回路M₁₁，M₁₂……M_1nの閾値特性の位
相が、制御線付ジヨセフソンゲート回路M₁₁の閾
値特性の位相に対して、順次互に異る。

例えば、制御線付ジヨセフソンゲート回路M₁₁
の閾値特性が、制御電流I_cが零である場合、バイ
アス電流I_bが零である位相を有するとき、制御線
付ジヨセフソンゲート回路M₁₂の閾値特性の位相
が、制御線付ジヨセフソンゲート回路M₁₁の閾値
特性の位相に対して、1/4×I₁分位相差を有する。

このように、制御電流線B_i1，B_i2……B_in、従
つて、制御線付ジヨセフソンゲート回路M_i1，
M_i2，……M_inの制御電流線３に供給する制御電
流I_fの値を、互い異ならしめることによつて、制
御線付ジヨセフソンゲート回路M_i1，M_i2……M_in
の閾値特性の位相が、制御線付ジヨセフソンゲー
ト回路M_i1の閾値特性の位相に対して、順次互に
異なる。

例えば、制御線付ジヨセフソンゲート回路M_i1
の閾値特性が制御電流I_cが零である場合、バイア
ス電流I_bで零である位相を有するとき、制御線付
ジヨセフソンゲート回路M_i2の閾値特性の位相
が、制御線付ジヨセフソンゲート回路M_i1の閾値
特性の位相に対して（1/4×I₁）×ｉ分位相差を有
する。

従つて、いま、上述した周期I₁の1/2の値をI_g
とし、また、アナログ入力電流I_sの値をI_gとの関
係で、次の値I_s1，I_s2，I_s3……I_s2oとする。

０≦I_s1＜1/2×I_g 1/2×I_g≦I_s2＜I_g I_g≦I_s3＜3/2×I_g 3/2×I_g≦I_s4＜２×I_g ２×I_g≧I_s5＜5/2×I_g 〓 （2ⁿ−１）／２×I_g≦I_s2o ＜2ⁿ／２×I_g しかるときは、制御線付ジヨセフソンゲート回
路M₁₁は、その出力端４及び４′間で、アナログ
入力電流I_sが、値_s1及びI_s2，I_s5及びI_s6……I_s（2_o−
３）及びI_s（2_o−２）を有している場合、零電圧
状態をとるが、値I_s3及びI_s4，I_s7及びI_s8……I_s（2_o
−１）及びI_s2oを有している場合、第９図Ａ中×
印で示すように、有電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₁₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s2及びI_s3，I_s6及びI_s7……I_s（2_o−２）
及びI_s（2_o−１）を有している場合、零電圧状態
をとるが、値I_s1，I_s4及びI_s5……I_s（2_o−４）及び
I_s（2_o−３），I_s2oを有している場合、第９図Ｂ中
×印で示すように、有電圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₂₁
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s4，I_s9〜I_s12……I_s（2_o−７）〜I_s
（2_o−４）を有している場合、零電圧状態をとる
が、値I_s5〜I_s8，I_s12〜I_s15，……I_s（2_o−３）〜I_s2o
を有する場合、第９図Ｃ中×印で示すように、有
電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₂₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s3及びI_s6，I_s11〜I_s13……を有している
場合、零電圧状態をとるが、値I_s1及びI_s2，I_s7〜
I_s11……I_s（2_o−１）及びI_s2oを有している場合、第
９図Ｄ中×印で示すように、有電圧状態をとる。

さらに、制御線付ジヨセフソンゲート回路M₃₁
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s1〜I_s8，I_s17〜I_s24……を有している場
合、零電圧状態をとるが、I_s9〜I_s16・I_s25〜I_s32…
…をとる場合、第９図Ｅ中×印で示すように、有
電圧状態をとる。

また、制御線付ジヨセフソンゲート回路M₃₂
は、その出力端４及び４′間で、アナログ入力電
流I_sが、値I_s5〜I_s12，I_s21〜I_s28……を有する場合、
零電圧状態をとるが、値I_s1〜I_s4，I_s13〜I_s20……
を有する場合、第９図Ｆ中×印で示すように、有
電圧状態をとる。

このように、制御線付ジヨセフソンゲート回路
M_ijは、その出力端４及び４′間で、アナログ入力
電流I_sの値に応じて、零電圧状態または有電圧状
態をとる。

従つて、いま、制御線付ジヨセフソンゲート回
路M₁₁〜M_1o，M₂₁〜M_2n，……M_o1〜M_onが零電
圧状態をとるときにそれらの出力端４及び４′間
で得られる電圧（零電圧）を２値表示の「０」と
し、また、有電圧状態をとるときに出力端４及び
４′間で得られる電圧（有電圧）を２値表示の
「１」とすれば、アナログ入力電流I_sが、I_s1，I_s2，
I_s3……I_s（2_o−１），I_s2oの値を有している場合、
制御線付ジヨセフソンゲート回路M_ijの出力端４
及び４′間に、ｎ＝３，ｍ＝２の場合、第１１図
に示すように、デジタル出力が得られる。

また、ｎ＝３，ｍ＝３の場合、制御線付ジヨセ
フソンゲート回路M_ijの出力端４及び４′間に、第
１２図に示すように、デジタル出力が得られる。

このため、制御線付ジヨセフソンゲート回路
Q₁〜Q_oから、ｎ＝３，ｍ＝２の場合、第１図に
示すようにデジタル出力が得られる。

また、ｎ＝３，ｍ＝３の場合、第１２図に示す
ようにデジタル出力が得られる。

従つて、負荷L₁〜L_oで、アナログ入力電流I_sの
値を表わしているｎビツトのデジタル出力を得る
ことができる。

そして、この場合のようなデジタル出力が、、
制御線付ジヨセフソンゲート回路M_i1〜M_inの閾
値特性における周期の数を、同じ制御電流を範囲
値内において、第１図及び第５図で上述した従来
のジヨセフソンAD変換回路の制御線付ジヨセフ
ソンゲート回路Ｍの場合の１／ｍにすることによ
つて得ることができる。

従つて、第８図に示す本発明によるジヨセフソ
ンAD変換回路の場合、第１図及び第５図で上述
した従来のジヨセフソンAD変換回路に比し、ｍ
倍という広い範囲値に亘つて、ビツト数の大なる
デジタル出力に変換することができる、という特
徴を有する。

実施例 ２ 次に、第１３図を伴つて、本発明によるジヨセ
フソンAD変換回路の第２実施例を述べよう。

第１３図において、第８図との対応部分には同
一符号を付して詳細説明を省略する。

第１３図に示す本発明によるジヨセフソンAD
変換回路の第２の実施例は、次の事項を除いて、
第８図で上述した本発明によるジヨセフソンAD
変換回路の構成と同様の構成を有する。

すなわち、制御線付ジヨセフソンゲート回路
M_i1〜M_inの閾値特性の周期I_iが、2^(i-1)×I₁を有し
ているに代え、制御線付ジヨセフソンゲート回路
M₁₁〜M_1n；M₂₁〜M_2n；……M_2o〜M_onの閾値特
性の周期が、I₁を有している。

また、制御線付ジヨセフソンゲート回路の制御
電流線２に、入力電流線１２に供給されるアナロ
グ入力電流I_sをそれと同じ値で供給するのに代
え、制御線付ジヨセフソンゲート回路M₁₁〜
M_1n；M₂₁〜M_2n；……M_2o〜M_onの制御電流線
２に、第５図で上述した従来のジヨセフソンAD
変換回路において、その制御線付ジヨセフソンゲ
ート回路M₁，M₂……M_oにアナログ入力電流I_sを
互に異なる値（I_s―１）、（I_s―２）……（I_s―ｎ）
で供給するのと同様に、異なる値（I_s―１）、（I_s
―２）……（I_s―ｎ）で供給するようになされて
いる。

このため、第５図で上述したと同様に、入力電
流線１２に、抵抗R₀，R₁，R₂，……R_oが、直列
に接続されて介挿され、そして、この場合、入力
電流線１２の一端が接地されているものとして、
制御線付ジヨセフソンゲート回路M_i〜M_inの制御
電流線２が直列に接続されて、その一端が、抵抗
R_i′を介して抵抗R_(i-1)及びR_iの接続中点に接続さ
れ、他端が接地されている。

以上が、本発明によるジヨセフソンAD変換回
路の第２の実施例の構成である。

このような構成を有する本発明によるジヨセフ
ソンAD変換回路によれば、それが、上述した事
項を除いて、第８図で上述したと同様の構成を有
している。

一方、制御線付ジヨセフソンゲート回路M_i1〜
M_inが、第５図で上述した従来のジヨセフソン
AD変換回路の制御線付ジヨセフソンゲート回路
M_iの閾値特性に対応している閾値特性を有し、
また、その制御線付ジヨセフソンゲート回路M_i1
〜M_inの制御電流線２に、アナログ入力電流I_sが、
従来のジヨセフソンAD変換回路の制御線付ジヨ
セフソンゲート回路M_iの制御電流線２に供給さ
れると同様の値で供給される。

従つて、第１３図に示す本発明によるジヨセフ
ソンAD変換回路の場合も、詳細説明は省略する
が、アナログ入力電流I_sの値を表しているデジタ
ル出力を、第８図で上述した本発明によるジヨセ
フソンAD変換回路の場合の特徴を以つて得るこ
とができる。

実施例 ３ 次に、第１４図を伴つて、本発明によるジヨセ
フソンAD変換回路の第３の実施例を述べよう。

第１４図に示す本発明によるジヨセフソンAD
変換回路は、ｎ・ｍ個（ｎ≧２，ｍ≧２）の制御
線付ジヨセフソンゲート回路M₁₁〜M_1n；M₂₁〜
M_2n……M_o1〜M_onを有する。

この制御線付ジヨセフソンゲート回路M_i1〜
M_inは、第５図で上述した制御線付ジヨセフソン
ゲート回路M_iと同様の構成を有し、従つて、対
応部分には同一符号を付して詳細説明を省略す
る。

また、第８図で上述したと同様の構成を有する
ｎ個の制御線付ジヨセフソンゲート回路Q₁〜Q_o
を有する。

しかして、制御線付ジヨセフソンゲート回路
M_ijのバイアス電流線１及び１′が、バイアス電流
線１１及び１１′にそれぞれ介挿されている。

一方、入力電流線１２に、第５図及び第１４図
で上述したと同様に、入力電流線１２に、抵抗
R₀，R₁，R₃，……R_oが、直列に接続されて介挿
され、そして、この場合、入力電流線１２の一端
が接地されているものとして、制御線付ジヨセフ
ソンゲート回路M_i〜M_inの制御電流線２が直列に
接続され、その一端が、抵抗R_i′を介して抵抗
R_(i-1)及びR_iの接続中点に接続され、他端が接地
されている。

さらに、制御線付ジヨセフソンゲート回路M_ij
の制御電流線３及び９が、それぞれ制御電流線
B_ij及びG_ijに介挿されている。

また、制御線付ジヨセフソンゲート回路Q_iの制
御電流線H_jの両端が、制御線付ジヨセフソンゲ
ート回路M_ijの出力端４及び４′に接続されてい
る。

なおさらに、制御線付ジヨセフソンゲート回路
Q_iの出力端４及び４′間に、負荷L_iが接続されて
いる。

以上が、本発明によるジヨセフソンAD変換回
路の第３の実施例の構成である。

このような構成を有する本発明のジヨセフソン
AD変換回路によれば、制御線付ジヨセフソンゲ
ート回路M_i1〜M_in；及びQ_iが、第１３図で上述
した本発明によるジヨセフソンAD変換回路の制
御線付ジヨセフソンゲート回路M_i1〜M_in；及び
Q_iにそれぞれ対応し、そして制御線付ジヨセフソ
ンゲート回路M_i1〜M_inのバイアス電流線２に、
アナログ入力電流I_sが、第１４図で上述した本発
明によるジヨセフソンAD変換回路の場合と同様
に供給されるので、詳細説明は省略するが、第１
４図で上述した本発明によるジヨセフソンAD変
換回路の場合と同様の作用効果が得られる。

なお、上述においては、制御線付ジヨセフソン
ゲート回路M_i1〜M_inが、その周期性の周期I_iをし
て、制御線付ジヨセフソンゲート回路M₁₁〜M_1n
の周期I₁の2^(i-1)×I₁の周期またはI₁の周期を有し、
これに応じて、制御線付ジヨセフソンゲート回路
M_i1〜M_inの制御電流線２に、アナログ入力電流I_s
を、その値でまたは制御線付ジヨセフソンゲート
回路M₁の制御電流線２に供するアナログ入力電
流I_sの値の1/2^(i-1)の値でで供給する場合について
述べたが、制御線付ジヨセフソンゲート回路
M_i1，M_i2……M_inを、その周期性の周期をして、
上述した値とは異なる周期とし、これに応じて、
制御線付ジヨセフソンゲート回路M_i1〜M_inの制
御電流線２に、アナログ入力電流I_sを上述した値
とは異なる値で供給して（第８図及び第１３図の
組合せ構成に相当する）、上述したと同様の作用
効果を得ることもできる。

その他、本発明の精神を脱することなしに、
種々の変型、変更をなし得るであろう。

【図面の簡単な説明】

第１図は、従来のジヨセフソンAD変換回路の
一例を示す系統接続図である。第２図は、第１図
に示すジヨセフソンAD変換回路に用いている制
御線付ジヨセフソンゲート回路の閾値特性を示す
図である。第３図は、第１図に示す従来のジヨセ
フソンAD変換回路に用いている制御線付ジヨセ
フソンゲート回路の接続図である。第４図は、第
１図に示す従来のジヨセフソンAD変換回路の動
作の説明に供するアナログ入力電流に対するデジ
タル出力の関係を示す図である。第５図は、従来
のジヨセフソンAD変換回路の他の例を示す系統
的接続図である。第６図は、第５図に示すジヨセ
フソンAD変換回路に用いている制御線付ジヨセ
フソンゲート回路の閾値特性を示す図である。第
７図は、第５図に示す従来のジヨセフソンAD変
換回路に用いている制御線付ジヨセフソンゲート
回路の系統的接続図である。第８図は、本発明に
よるジヨセフソンAD変換回路の第１の実施例を
示す系統的接続図である。第９図は、第８図に示
す本発明によるジヨセフソンAD変換回路に用い
ている制御線付ジヨセフソンゲート回路の閾値特
性を示す図である。第１０図は、第８図に示す本
発明によるジヨセフソンAD変換回路に用いてい
る制御線付ジヨセフソンゲート回路の一例を示す
接続図である。第１１図及び第１２図は、第８図
に示す本発明によるジヨセフソンAD変換回路の
動作の説明に供するアナログ入力電流に対するデ
ジタル出力の関係を示す図である。第１３図は、
本発明によるジヨセフソンAD変換回路の第２の
実施例を示す系統的接続図である。第１４図は、
本発明によるジヨセフソンAD変換回路の第３の
実施例を示す系統的接続図である。 １…バイアス電流線、２，３…制御電流線、
４，４′…出力端、M_i（ｉ＝１，２……ｎ）…制
御線付ジヨセフソンゲート回路、I_i…制御線付ジ
ヨセフソンゲート回路M_iの閾値特性の周期、B_i
…バイアス電流線、５…バイアス電流線、６…ジ
ヨセフソン接合素子、７，８…バイアス電流線、
F₁〜F₃…制御線付ジヨセフソンゲート回路、１
１，１１′…バイアス電流線、H_j（ｊ＝１，２…
…ｍ）、M_ij（ｉ＝１，２……ｎ；ｊ＝１，２……
ｍ）…制御線付ジヨセフソンゲート回路、Q_i…制
御線付ジヨセフソンゲート回路。

Claims (1)

1. 【特許請求の範囲】 １ バイアス電流線と、制御電流線とを有し、且
   つ上記制御電流線に供給される制御電流の値と上
   記バイアス電流線に供給されるバイアス電流の値
   とに応じて、対の出力端間で、零電圧状態または
   有電圧状態をとり、その零電圧状態または有電圧
   状態をとる閾値特性が、上記制御電流線に供給さ
   れる制御電流の値に対する互に異なるまたは同じ
   周期の周期性を有するジヨセフソン接合素子を用
   いて構成されたｎ・ｍ個（ｎ≧２，ｍ≧２）の制
   御線付ジヨセフソンゲート回路M₁₁〜M_1n；M₂₁
   〜M_2n；……M_o1〜M_onと、 バイアス電流線と、ｍ個の制御電流線H₁，
   H₂，……H_nとを有し、上記制御電流線H₁〜H_n
   に供給されるｍ個の制御電流中、偶数個の制御電
   流が２値表示で「１」（または「０」をとるか、
   上記制御電流線H₁〜H_nに供給されるｍ個の制御
   電流中、奇数個の制御電流が２値表示で「１」
   （または「０」）をとるかに応じて、対の出力端間
   で、零電圧状態または有電圧状態をとるジヨセフ
   ソン接合素子を用いて構成されているｎ個の制御
   線付ジヨセフソンゲート回路Q₁〜Q₂……Q_oとを
   有し、 上記制御線付ジヨセフソンゲート回路Q_iの制御
   電流線H_j（ｊ＝１，２……ｍ）の両端が、上記制
   御線付ジヨセフソンゲート回路M_ij（ｉ＝１，２…
   …ｎ）の対の出力端に接続され、 上記制御線付ジヨセフソンゲート回路M₁₁〜
   M_1n；M₂₁〜M_2n；……M_o1〜M_onの制御電流線
   に、アナログ入力電流を、互に同じまたは異なる
   値で供給することによつて、上記制御線付ジヨセ
   フソンゲート回路Q₁；Q₂；……Q_oの対の出力端
   から、上記アナログ入力電流の値を表しているｎ
   ビツトのデジタル出力を出力するようにされてい
   ることを特徴とするジヨセフソンAD変換回路。