JPH0252298B2 - - Google Patents
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- JPH0252298B2 JPH0252298B2 JP12225484A JP12225484A JPH0252298B2 JP H0252298 B2 JPH0252298 B2 JP H0252298B2 JP 12225484 A JP12225484 A JP 12225484A JP 12225484 A JP12225484 A JP 12225484A JP H0252298 B2 JPH0252298 B2 JP H0252298B2
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- JP
- Japan
- Prior art keywords
- buffer memory
- data
- register
- signal line
- circuit
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
〔技術分野〕
本発明は入出力制御装置、特にバツフアメモリ
制御方式に関する。
制御方式に関する。
入出力制御装置は一般にその内部にバツフアメ
モリを備えるが、そのバツフアメモリの容量は制
御対象機器の１記録単位長に対応したものでなけ
ればならない。このためバツフアメモリの容量は
制御対象機器のうちで最大の１記録単位長のもの
であるが、もしそれ以下の容量であれば複数個の
バツフアメモリを必要とする。しかし最大の１記
録単位長に合わせたものであれば、それ以下の単
位長の機器を制御する場合使用しないものが生じ
て一般に無駄であるし、また時間的なロスも大き
い。また複数個用いるとき、従来のものは転送時
間内に高速度で切替えて使用する必要があり、切
替え回路等の経済的負担とともに、技術的にも複
雑なものとなつていた。
モリを備えるが、そのバツフアメモリの容量は制
御対象機器の１記録単位長に対応したものでなけ
ればならない。このためバツフアメモリの容量は
制御対象機器のうちで最大の１記録単位長のもの
であるが、もしそれ以下の容量であれば複数個の
バツフアメモリを必要とする。しかし最大の１記
録単位長に合わせたものであれば、それ以下の単
位長の機器を制御する場合使用しないものが生じ
て一般に無駄であるし、また時間的なロスも大き
い。また複数個用いるとき、従来のものは転送時
間内に高速度で切替えて使用する必要があり、切
替え回路等の経済的負担とともに、技術的にも複
雑なものとなつていた。
本発明は上記従来例の問題点に鑑み提案された
ものであり、制御機器の１記録単位長の大きさに
応じて各々独立に、又は連結して動作可能とする
複数のバツフアメモリを備えた入出力制御装置の
提供を目的とする。
ものであり、制御機器の１記録単位長の大きさに
応じて各々独立に、又は連結して動作可能とする
複数のバツフアメモリを備えた入出力制御装置の
提供を目的とする。
本発明は、第１のバツフアメモリと、第１のバ
ツフアメモリの記憶アドレスを示す第１のバツフ
アメモリアドレスレジスタと、第１のバツフアメ
モリを制御する制御情報を保持する第１のバツフ
アメモリ制御レジスタと、第２のバツフアメモリ
と、第２のバツフアメモリの記憶アドレスを示す
第２のバツフアメモリアドレスレジスタと、第２
のバツフアメモリを制御する制御情報を保持する
第２のバツフアメモリ制御レジスタとを有し、前
記第１のバツフアメモリ制御レジスタと前記第１
のバツフアメモリアドレスレジスタの条件によ
り、前記第１のバツフアメモリ制御レジスタの情
報を前記第２のバツフアメモリ制御レジスタに転
送し、かつ前記第１のバツフアメモリ制御レジス
タに特定情報を書き込むことにより前記第１のバ
ツフアメモリと前記第２のバツフアメモリを連結
して動作するか、又はそれぞれ独立に動作可能と
することを特徴とする。
ツフアメモリの記憶アドレスを示す第１のバツフ
アメモリアドレスレジスタと、第１のバツフアメ
モリを制御する制御情報を保持する第１のバツフ
アメモリ制御レジスタと、第２のバツフアメモリ
と、第２のバツフアメモリの記憶アドレスを示す
第２のバツフアメモリアドレスレジスタと、第２
のバツフアメモリを制御する制御情報を保持する
第２のバツフアメモリ制御レジスタとを有し、前
記第１のバツフアメモリ制御レジスタと前記第１
のバツフアメモリアドレスレジスタの条件によ
り、前記第１のバツフアメモリ制御レジスタの情
報を前記第２のバツフアメモリ制御レジスタに転
送し、かつ前記第１のバツフアメモリ制御レジス
タに特定情報を書き込むことにより前記第１のバ
ツフアメモリと前記第２のバツフアメモリを連結
して動作するか、又はそれぞれ独立に動作可能と
することを特徴とする。
以下図面を参照して本発明の実施例を説明す
る。第１図は本発明の実施例に係る入出力制御装
置を含むシステムの概略構成図である。チヤネル
装置１は、バス線１０を介し入出力制御装置４，
６に接続されている。入出力制御装置４は磁気テ
ープ制御装置であり、バス線１１を介し磁気テー
プ装置５（以下MTUと略す）を制御する。また
入出力制御装置６はラインプリンタ制御装置であ
り、ラインプリンタ７を制御する。中央処理装置
２は主記憶装置３に記憶されている命令を取り出
し解読し実行する。すなわち命令が入出力命令な
らチヤネル装置１を起動し、起動されたチヤンネ
ル装置１は主記憶装置３内のコマンドを取り出
し、特定の入出力制御装置に送出する。その後チ
ヤネル装置１は該入出力制御装置との間でデータ
転送を開始する。
る。第１図は本発明の実施例に係る入出力制御装
置を含むシステムの概略構成図である。チヤネル
装置１は、バス線１０を介し入出力制御装置４，
６に接続されている。入出力制御装置４は磁気テ
ープ制御装置であり、バス線１１を介し磁気テー
プ装置５（以下MTUと略す）を制御する。また
入出力制御装置６はラインプリンタ制御装置であ
り、ラインプリンタ７を制御する。中央処理装置
２は主記憶装置３に記憶されている命令を取り出
し解読し実行する。すなわち命令が入出力命令な
らチヤネル装置１を起動し、起動されたチヤンネ
ル装置１は主記憶装置３内のコマンドを取り出
し、特定の入出力制御装置に送出する。その後チ
ヤネル装置１は該入出力制御装置との間でデータ
転送を開始する。
以下入出力制御装置４を例に説明する。第２図
は入出力制御装置４のデータパス関係のブロツク
図である。マイクロプロセツサー４０はCPUバ
ス５０を介し、リードオンリーメモリ４２，リー
ドライトメモリ４１，バツフアメモリアドレスレ
ジスター２１，３１，バツフアメモリ制御レジス
タ２２，３２に接続している。マイクロプロセツ
サー４０はバツフアメモリアドレスレジスター２
１，３１およびバツフアメモリ制御レジスタ２
２，３２に対し、読み出すことも、書き込むこと
も可能である。第１のバツフアメモリ２０は、バ
ツフアメモリアドレスレジスター２１，バツフア
メモリ制御レジスタ２２，ライトデータセレクタ
ー４４およびリードデータバツフアレジスタ２３
と接続されている。第２のバツフアメモリ３０
は、バツフアメモリアドレスレジスター３１，バ
ツフアメモリ制御レジスタ３２，ライトデータセ
レクター４４およびリードデータバツフアレジス
タ３３と接続されている。リードデータセレクタ
４３はリードデータバツフアレジスタ２３，３３
を入力し、そのデータをバス線１１を介し、
MTU５へ、またバス線１０を介しチヤンネル装
置１に送出する。ライトデータセレクタ４４はバ
ス線１０またはバス線１１を選択し、バス上のデ
ータをバツフアメモリ２０，３０に送出する。第
３図は第２図の入出力制御装置のさらに詳しいブ
ロツク図である。まず第１のバツフアメモリ２０
を説明する。チヤンネルからのバツフアメモリリ
ード要求保持フリツプフロツプ３００は、信号線
３０４を介しAND回路１０４，２０４と接続さ
れる。チヤンネルからのバツフアメモリライト要
求保持フリツプフロツプ３０１は、信号線３０５
を介しライトデータセレクタ４４，AND回路１
０５，２０５と接続されている。MTUからのバ
ツフアメモリリード要求保持フリツプフロツプ３
０２は、信号線３０６を介しAND回路１０６，
２０６と接続されている。MTUからのバツフア
メモリライト要求保持フリツプフロツプ３０３
は、信号線３０７を介しライトデータセレクタ４
４，AND回路１０７，２０７と接続される。セ
レクタ１０９はCPUバス５０からのデータまた
は固定データのどちらかを選択し、バツフアメモ
リ制御レジスタ２２にデータをセツトする。制御
レジスタ２２はフリツプフロツプ（以下FFと略
す）３２０，１１１，１１２，１１３，１１４か
らなる。FF３２０はバツフアメモリ２０，３０
の連結制御信号を出力するものであり、信号線３
０９を介しAND回路３２１に接続される。FF１
１１はチヤネル装置１のリード制御信号を出力す
るものであり、信号線１５２を介しAND回路１
０４，セレクタ２０９に接続される。FF１１２
はチヤネル装置のライト制御信号を出力するもの
であり、信号線１５３を介しAND回路１０５，
セレクタ２０９に接続される。FF１１３はMTU
５からのリード制御信号を出力するものであり、
信号線１５４を介しAND回路１０６，セレクタ
２０９に接続される。FF１１４はMTU５からの
ライト制御信号を出力するものであり、信号線１
５５を介しAND回路１０７，セレクタ２０９に
接続される。AND回路１０４は信号線１５６を
介しOR回路１０２に接続される。AND回路１０
５は信号線１５８を介しOR回路１０３に接続さ
れる。AND回路１０６は信号線１５７を介しOR
回路１０２に接続される。AND回路１０７は信
号線１５９を介しOR回路１０３に接続される。
OR回路１０２は信号線１６０を介しバツフアメ
モリ制御回路１００，AND回路１０１，リード
データセレクタ４３に接続される。OR回路１０
３は信号線１６１を介し、バツフアメモリ制御回
路１００に接続される。バツフアメモリアドレス
レジスタ２１はバツフアメモリ２０内に記憶され
ているデータのアドレスを示す歩進レジスターで
あり、CPUバス５０によりデータ設定可能であ
る。また信号線１５０をアドレス情報をバツフア
メモリ制御回路１００に送出する。また歩進の結
果キヤリーが発生すると、信号線３１０を介し
AND回路３２１に信号を送出する。バツフアメ
モリ制御回路１００はバツフアメモリ２０の制御
を行なう。信号線１５１を介しアドレス情報を、
また信号線１６２を介しライト指示信号をバツフ
アメモリ２０に送出する。またリード動作の時は
リードデータのラツチタイミング信号を、信号線
１６３を介しAND回路１０１に送出する。更に
第３図には示していないがフリツプフロツプ３０
０，３０１，３０２，３０３のリセツト信号など
各種の制御信号も作られ、必要に応じ分配されて
いる。バツフアメモリ２０はチヤネル装置１から
MTU５にデータを転送したり、MTU５からの
データをチヤネル装置１に転送する時の一時的な
データ記憶部である。バツフアメモリ２０から読
み出されたデータは、信号線１６４を介しリード
データバツフアレジスタ２３で保持される。
AND回路１０１は信号線１６５を介しリードデ
ータバツフアレジスタ２３に接続される。信号線
１６５は信号線１６４上のデータをバツフアレジ
スタ２３にラツチするものである。リードデータ
バツフアレジスタ２３は、信号線１６６を介しリ
ードデータセレクタ４３に接続される。リードデ
ータセレクタ４３は信号線１６０または信号線
260により、信号線１６６上のデータは信号線２
６６上のデータかの選択を行なう。選択されたデ
ータはバス線１０を介しチヤネル装置１に送られ
るか、バス線１１を介しMTU５に送られる。ラ
イトデータセレクタ４４は信号線３０５および信
号線３０７により、バス線１０上のデータかバス
線１１上のデータを選択する。選択されたデータ
は信号線３１１を介しバツフアメモリ２０，３０
に送られる。AND回路３２１は信号線３０８を
介しバツフアメモリ制御レジスタ２２，３２，セ
レクタ１０９，２０９に接続される。AND回路
３２１が成立すると、バツフアメモリ制御レジス
タ２２内のデータはバツフアメモリ制御レジスタ
３２にセツトされ、その後バツフアメモリ制御レ
ジスタ２２には固定データ（実施例ではゼロ）が
セツトされる。
は入出力制御装置４のデータパス関係のブロツク
図である。マイクロプロセツサー４０はCPUバ
ス５０を介し、リードオンリーメモリ４２，リー
ドライトメモリ４１，バツフアメモリアドレスレ
ジスター２１，３１，バツフアメモリ制御レジス
タ２２，３２に接続している。マイクロプロセツ
サー４０はバツフアメモリアドレスレジスター２
１，３１およびバツフアメモリ制御レジスタ２
２，３２に対し、読み出すことも、書き込むこと
も可能である。第１のバツフアメモリ２０は、バ
ツフアメモリアドレスレジスター２１，バツフア
メモリ制御レジスタ２２，ライトデータセレクタ
ー４４およびリードデータバツフアレジスタ２３
と接続されている。第２のバツフアメモリ３０
は、バツフアメモリアドレスレジスター３１，バ
ツフアメモリ制御レジスタ３２，ライトデータセ
レクター４４およびリードデータバツフアレジス
タ３３と接続されている。リードデータセレクタ
４３はリードデータバツフアレジスタ２３，３３
を入力し、そのデータをバス線１１を介し、
MTU５へ、またバス線１０を介しチヤンネル装
置１に送出する。ライトデータセレクタ４４はバ
ス線１０またはバス線１１を選択し、バス上のデ
ータをバツフアメモリ２０，３０に送出する。第
３図は第２図の入出力制御装置のさらに詳しいブ
ロツク図である。まず第１のバツフアメモリ２０
を説明する。チヤンネルからのバツフアメモリリ
ード要求保持フリツプフロツプ３００は、信号線
３０４を介しAND回路１０４，２０４と接続さ
れる。チヤンネルからのバツフアメモリライト要
求保持フリツプフロツプ３０１は、信号線３０５
を介しライトデータセレクタ４４，AND回路１
０５，２０５と接続されている。MTUからのバ
ツフアメモリリード要求保持フリツプフロツプ３
０２は、信号線３０６を介しAND回路１０６，
２０６と接続されている。MTUからのバツフア
メモリライト要求保持フリツプフロツプ３０３
は、信号線３０７を介しライトデータセレクタ４
４，AND回路１０７，２０７と接続される。セ
レクタ１０９はCPUバス５０からのデータまた
は固定データのどちらかを選択し、バツフアメモ
リ制御レジスタ２２にデータをセツトする。制御
レジスタ２２はフリツプフロツプ（以下FFと略
す）３２０，１１１，１１２，１１３，１１４か
らなる。FF３２０はバツフアメモリ２０，３０
の連結制御信号を出力するものであり、信号線３
０９を介しAND回路３２１に接続される。FF１
１１はチヤネル装置１のリード制御信号を出力す
るものであり、信号線１５２を介しAND回路１
０４，セレクタ２０９に接続される。FF１１２
はチヤネル装置のライト制御信号を出力するもの
であり、信号線１５３を介しAND回路１０５，
セレクタ２０９に接続される。FF１１３はMTU
５からのリード制御信号を出力するものであり、
信号線１５４を介しAND回路１０６，セレクタ
２０９に接続される。FF１１４はMTU５からの
ライト制御信号を出力するものであり、信号線１
５５を介しAND回路１０７，セレクタ２０９に
接続される。AND回路１０４は信号線１５６を
介しOR回路１０２に接続される。AND回路１０
５は信号線１５８を介しOR回路１０３に接続さ
れる。AND回路１０６は信号線１５７を介しOR
回路１０２に接続される。AND回路１０７は信
号線１５９を介しOR回路１０３に接続される。
OR回路１０２は信号線１６０を介しバツフアメ
モリ制御回路１００，AND回路１０１，リード
データセレクタ４３に接続される。OR回路１０
３は信号線１６１を介し、バツフアメモリ制御回
路１００に接続される。バツフアメモリアドレス
レジスタ２１はバツフアメモリ２０内に記憶され
ているデータのアドレスを示す歩進レジスターで
あり、CPUバス５０によりデータ設定可能であ
る。また信号線１５０をアドレス情報をバツフア
メモリ制御回路１００に送出する。また歩進の結
果キヤリーが発生すると、信号線３１０を介し
AND回路３２１に信号を送出する。バツフアメ
モリ制御回路１００はバツフアメモリ２０の制御
を行なう。信号線１５１を介しアドレス情報を、
また信号線１６２を介しライト指示信号をバツフ
アメモリ２０に送出する。またリード動作の時は
リードデータのラツチタイミング信号を、信号線
１６３を介しAND回路１０１に送出する。更に
第３図には示していないがフリツプフロツプ３０
０，３０１，３０２，３０３のリセツト信号など
各種の制御信号も作られ、必要に応じ分配されて
いる。バツフアメモリ２０はチヤネル装置１から
MTU５にデータを転送したり、MTU５からの
データをチヤネル装置１に転送する時の一時的な
データ記憶部である。バツフアメモリ２０から読
み出されたデータは、信号線１６４を介しリード
データバツフアレジスタ２３で保持される。
AND回路１０１は信号線１６５を介しリードデ
ータバツフアレジスタ２３に接続される。信号線
１６５は信号線１６４上のデータをバツフアレジ
スタ２３にラツチするものである。リードデータ
バツフアレジスタ２３は、信号線１６６を介しリ
ードデータセレクタ４３に接続される。リードデ
ータセレクタ４３は信号線１６０または信号線
260により、信号線１６６上のデータは信号線２
６６上のデータかの選択を行なう。選択されたデ
ータはバス線１０を介しチヤネル装置１に送られ
るか、バス線１１を介しMTU５に送られる。ラ
イトデータセレクタ４４は信号線３０５および信
号線３０７により、バス線１０上のデータかバス
線１１上のデータを選択する。選択されたデータ
は信号線３１１を介しバツフアメモリ２０，３０
に送られる。AND回路３２１は信号線３０８を
介しバツフアメモリ制御レジスタ２２，３２，セ
レクタ１０９，２０９に接続される。AND回路
３２１が成立すると、バツフアメモリ制御レジス
タ２２内のデータはバツフアメモリ制御レジスタ
３２にセツトされ、その後バツフアメモリ制御レ
ジスタ２２には固定データ（実施例ではゼロ）が
セツトされる。
第２のバツフアメモリの構成は、FF３２０と
AND回路３２１を除き同じであり、前記第１の
バツフアメモリの説明中の２×を３×に、あるい
は１××を２××に読みかえることにより、まつ
たく同様な説明が可能である。
AND回路３２１を除き同じであり、前記第１の
バツフアメモリの説明中の２×を３×に、あるい
は１××を２××に読みかえることにより、まつ
たく同様な説明が可能である。
次に本実施例に係る入出力制御装置のチヤネル
装置１からMTU５にライトする場合の動作につ
いて説明する。一般的なデータ長の場合、一般的
なデータ長のライトであるというコマンドを入出
力制御装置４が受信する。すると第２図に示すマ
イクロプロセツサー４０は、CPUバス５０を介
し第３図中のFF１１２をセツトし、FF３２０，
１１１，１１３，１１４，２１１〜２１４をリセ
ツトする。またバツフアメモリアドレスレジスタ
２１と３１もリセツトする。その後チヤネルから
のバツフアメモリライト要求FF３０１がセツト
されると信号線３０５によりバス線１０上のデー
タを選択してAND回路１０５を成立させ、バツ
フアメモリ制御回路１００を起動する。バツフア
メモリ制御回路１００はバツフアメモリアドレス
レジスタ２１に示された番地に従い信号線３１１
上のデータをバツフアメモリ２０内に格納する。
その後バツフアメモリアドレスレジスタ２１を歩
進する。こうして１記録長のデータがバツフアメ
モリ２０に入る。するとプロセツサー４０はFF
１１３とFF２１２をセツトし、FF３２０，１１
１，１１２，１１４，２１１，２１３，２１４を
リセツトする。またバツフアメモリアドレスレジ
スタ２１，３１をリセツトすると同時にMTU５
に起動をかける。チヤネルからのバツフアメモリ
ライト要求FF３０１がセツトされても今度はバ
ツフアメモリ２０にはデータを格納せず、前記と
同様にしてバツフアメモリ３０にチヤネルからの
データを格納する。またMTU５からのリード要
求FF３０２がセツトされるとAND回路１０６が
成立し、従つてOR回路１０２を成立させバツフ
アメモリ制御回路１００を起動する。バツフアメ
モリ制御回路１００は、バツフアメモリアドレス
レジスタ２１で示されたアドレスに従いバツフア
メモリ２０からデータを読み出す。そしてその読
み出し時間内に信号線１６３に信号を送出して
AND回路１０１を成立させ、バツフアメモリ２
０からの読み出しデータをリードデータバツフア
レジスタ２３にセツトする。その後バツフアメモ
リアドレスレジスタ２１を歩進する。セレクタ４
３は、信号線１６０により信号線１６６上のデー
タをバス線１１を介しMTU５に送出し、テープ
上に記録する。これらバツフアメモリ３０にデー
タを格納する動作と、バツフアメモリ２０からデ
ータを読み出す動作は並列に行なわれてデータ転
送が高速に処理される。バツフアメモリ２０が空
になりバツフアメモリ３０に１記録長のデータが
格納されると、今度はバツフアメモリ３０からデ
ータを読み出してMTU５に送出し、バツフアメ
モリ２０にチヤネル装置からのデータを格納す
る。
装置１からMTU５にライトする場合の動作につ
いて説明する。一般的なデータ長の場合、一般的
なデータ長のライトであるというコマンドを入出
力制御装置４が受信する。すると第２図に示すマ
イクロプロセツサー４０は、CPUバス５０を介
し第３図中のFF１１２をセツトし、FF３２０，
１１１，１１３，１１４，２１１〜２１４をリセ
ツトする。またバツフアメモリアドレスレジスタ
２１と３１もリセツトする。その後チヤネルから
のバツフアメモリライト要求FF３０１がセツト
されると信号線３０５によりバス線１０上のデー
タを選択してAND回路１０５を成立させ、バツ
フアメモリ制御回路１００を起動する。バツフア
メモリ制御回路１００はバツフアメモリアドレス
レジスタ２１に示された番地に従い信号線３１１
上のデータをバツフアメモリ２０内に格納する。
その後バツフアメモリアドレスレジスタ２１を歩
進する。こうして１記録長のデータがバツフアメ
モリ２０に入る。するとプロセツサー４０はFF
１１３とFF２１２をセツトし、FF３２０，１１
１，１１２，１１４，２１１，２１３，２１４を
リセツトする。またバツフアメモリアドレスレジ
スタ２１，３１をリセツトすると同時にMTU５
に起動をかける。チヤネルからのバツフアメモリ
ライト要求FF３０１がセツトされても今度はバ
ツフアメモリ２０にはデータを格納せず、前記と
同様にしてバツフアメモリ３０にチヤネルからの
データを格納する。またMTU５からのリード要
求FF３０２がセツトされるとAND回路１０６が
成立し、従つてOR回路１０２を成立させバツフ
アメモリ制御回路１００を起動する。バツフアメ
モリ制御回路１００は、バツフアメモリアドレス
レジスタ２１で示されたアドレスに従いバツフア
メモリ２０からデータを読み出す。そしてその読
み出し時間内に信号線１６３に信号を送出して
AND回路１０１を成立させ、バツフアメモリ２
０からの読み出しデータをリードデータバツフア
レジスタ２３にセツトする。その後バツフアメモ
リアドレスレジスタ２１を歩進する。セレクタ４
３は、信号線１６０により信号線１６６上のデー
タをバス線１１を介しMTU５に送出し、テープ
上に記録する。これらバツフアメモリ３０にデー
タを格納する動作と、バツフアメモリ２０からデ
ータを読み出す動作は並列に行なわれてデータ転
送が高速に処理される。バツフアメモリ２０が空
になりバツフアメモリ３０に１記録長のデータが
格納されると、今度はバツフアメモリ３０からデ
ータを読み出してMTU５に送出し、バツフアメ
モリ２０にチヤネル装置からのデータを格納す
る。
最大記録長の書きこみの場合、最大記録長のラ
イトであるというコマンドを入出力制御装置５が
受信する。マイクロプロセツサー４０はCPUバ
ス５０を介し第３図中のFF３２０とFF１１２を
セツトし、FF１１１，１１３，１１４，２１１
〜２１４をリセツトする。またバツフアメモリア
ドレスレジスタ２１，３１もリセツトする。その
後チヤネルからのバツフアメモリライト要求FF
３０１がセツトされると、一般的なデータ長のラ
イト動作と同様にしてチヤネル装置からのデータ
をバツフアメモリ２０に格納する。しかし１記録
長をバツフアメモリ２０に格納し終る以前にバツ
フアメモリレジスタ２１からキヤリーが発生す
る。このキヤリーが発生するとAND回路３２１
が成立し、信号線３０８によりバツフアメモリ制
御レジスタ２２内の情報をバツフアメモリ制御レ
ジスタ３２にセツトする。その後バツフアメモリ
制御レジスタ２２に、固定データゼロをセツトす
る。すなわち制御レジスタ２２をクリヤーする。
その後チヤネルからのバツフアメモリライト要求
FF３０１がセツトされると、バツフアメモリ２
０に連続したデータをバツフアメモリ３０に格納
する。１記録長のデータの格納が終了するとFF
３２０とFF１１３をセツトし、FF１１１，１１
２，１１４，２１１〜２１４をリセツトする。バ
ツフアメモリアドレスレジスタ２１，３１をリセ
ツトし、MTU５に起動をかける。MTU５から
のリード要求FF３０２がセツトされるとバツフ
アメモリ２０からデータが読み出され、MTU５
に送られる。バツフアメモリアドレスレジスタ２
１からキヤリーが出るとAND回路３２１が成立
し、バツフアメモリ制御レジスタ２２内のデータ
がバツフアメモリ制御レジスタ３２にセツトさ
れ、バツフアメモリ制御レジスタ２２はクリヤー
される。以後バツフアメモリ３０内のデータが
MTU５に送られる。
イトであるというコマンドを入出力制御装置５が
受信する。マイクロプロセツサー４０はCPUバ
ス５０を介し第３図中のFF３２０とFF１１２を
セツトし、FF１１１，１１３，１１４，２１１
〜２１４をリセツトする。またバツフアメモリア
ドレスレジスタ２１，３１もリセツトする。その
後チヤネルからのバツフアメモリライト要求FF
３０１がセツトされると、一般的なデータ長のラ
イト動作と同様にしてチヤネル装置からのデータ
をバツフアメモリ２０に格納する。しかし１記録
長をバツフアメモリ２０に格納し終る以前にバツ
フアメモリレジスタ２１からキヤリーが発生す
る。このキヤリーが発生するとAND回路３２１
が成立し、信号線３０８によりバツフアメモリ制
御レジスタ２２内の情報をバツフアメモリ制御レ
ジスタ３２にセツトする。その後バツフアメモリ
制御レジスタ２２に、固定データゼロをセツトす
る。すなわち制御レジスタ２２をクリヤーする。
その後チヤネルからのバツフアメモリライト要求
FF３０１がセツトされると、バツフアメモリ２
０に連続したデータをバツフアメモリ３０に格納
する。１記録長のデータの格納が終了するとFF
３２０とFF１１３をセツトし、FF１１１，１１
２，１１４，２１１〜２１４をリセツトする。バ
ツフアメモリアドレスレジスタ２１，３１をリセ
ツトし、MTU５に起動をかける。MTU５から
のリード要求FF３０２がセツトされるとバツフ
アメモリ２０からデータが読み出され、MTU５
に送られる。バツフアメモリアドレスレジスタ２
１からキヤリーが出るとAND回路３２１が成立
し、バツフアメモリ制御レジスタ２２内のデータ
がバツフアメモリ制御レジスタ３２にセツトさ
れ、バツフアメモリ制御レジスタ２２はクリヤー
される。以後バツフアメモリ３０内のデータが
MTU５に送られる。
以上チヤネル装置１からMTU５にライトする
場合の動作を述べたが、MTU５からリードしチ
ヤンネル装置１にデータを転送する動作について
も同様に動作できることは自明である。また第１
のバツフアメモリ２０から第２のバツフアメモリ
３０に移行する時バツフアメモリアドレスレジス
タ２１からのキヤリーを使用したが、別の条件で
も実現できることも自明である。またバツフアメ
モリ制御レジスタ２２のデータをバツフアメモリ
制御レジスタ３２にセツト後、バツフアメモリ制
御レジスタ２２に特定パターン、例えば移行フラ
グビツトのセツトなどが行えることも自明であ
る。また実施例ではバツフアメモリ２ケの場合に
ついて説明したが、最大記録長が一般的な記録長
の３倍，４倍の長さなら第１のバツフアメモリと
同等なものを２ケ，３ケ設けて縦続接続を行な
い、第２のバツフアメモリと同等なものを最後に
接続することにより実現できることも自明であ
る。
場合の動作を述べたが、MTU５からリードしチ
ヤンネル装置１にデータを転送する動作について
も同様に動作できることは自明である。また第１
のバツフアメモリ２０から第２のバツフアメモリ
３０に移行する時バツフアメモリアドレスレジス
タ２１からのキヤリーを使用したが、別の条件で
も実現できることも自明である。またバツフアメ
モリ制御レジスタ２２のデータをバツフアメモリ
制御レジスタ３２にセツト後、バツフアメモリ制
御レジスタ２２に特定パターン、例えば移行フラ
グビツトのセツトなどが行えることも自明であ
る。また実施例ではバツフアメモリ２ケの場合に
ついて説明したが、最大記録長が一般的な記録長
の３倍，４倍の長さなら第１のバツフアメモリと
同等なものを２ケ，３ケ設けて縦続接続を行な
い、第２のバツフアメモリと同等なものを最後に
接続することにより実現できることも自明であ
る。
本発明は以上説明したように、使用頻度の少な
い最大記録長の場合のみ第１のバツフアメモリと
第２のバツフアメモリを連結し、使用頻度の多い
記録長の場合は第１のバツフアメモリと第２のバ
ツフアメモリをおのおの独立に動作出来るので最
大記録長を持つ大きなバツフアメモリを持つ必要
がなくなり経済的である。また２個の容量の少な
いバツフアメモリを転送単位時間内に高速に切り
替えるための技術的に複雑な制御も不用となり、
さらにバツフアメモリを切り替えるための回路も
不要となり、入出力制御装置の設計を容易にかつ
経済的に実施できる効果がある。
い最大記録長の場合のみ第１のバツフアメモリと
第２のバツフアメモリを連結し、使用頻度の多い
記録長の場合は第１のバツフアメモリと第２のバ
ツフアメモリをおのおの独立に動作出来るので最
大記録長を持つ大きなバツフアメモリを持つ必要
がなくなり経済的である。また２個の容量の少な
いバツフアメモリを転送単位時間内に高速に切り
替えるための技術的に複雑な制御も不用となり、
さらにバツフアメモリを切り替えるための回路も
不要となり、入出力制御装置の設計を容易にかつ
経済的に実施できる効果がある。
第１図は本発明の実施例に係る入出力制御装置
を含むシステムの概略構成図、第２図は本発明の
実施例に係る入出力制御装置のデータパス間係の
ブロツク図、第３図は本発明の実施例に係る入出
力制御装置の詳細なブロツク図である。 １…チヤネル装置、２…中央処理装置、３…主
記憶装置、４，６…入出力制御装置、５…磁気テ
ープ装置、７…ラインプリンタ、２０，３０…バ
ツフアメモリ、２１，３１…バツフアメモリアド
レスレジスタ、２２，３２…バツフアメモリ制御
レジスタ、２３，２４…バツフアレジスタ、４
３，１０９，２０９…セレクタ、４４…ライトデ
ータセレクタ、１１１〜１１４，２１１〜２１
４，３００〜３０３…フリツプフロツプ。
を含むシステムの概略構成図、第２図は本発明の
実施例に係る入出力制御装置のデータパス間係の
ブロツク図、第３図は本発明の実施例に係る入出
力制御装置の詳細なブロツク図である。 １…チヤネル装置、２…中央処理装置、３…主
記憶装置、４，６…入出力制御装置、５…磁気テ
ープ装置、７…ラインプリンタ、２０，３０…バ
ツフアメモリ、２１，３１…バツフアメモリアド
レスレジスタ、２２，３２…バツフアメモリ制御
レジスタ、２３，２４…バツフアレジスタ、４
３，１０９，２０９…セレクタ、４４…ライトデ
ータセレクタ、１１１〜１１４，２１１〜２１
４，３００〜３０３…フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 第１のバツフアメモリと、第１のバツフアメ
モリの記憶アドレスを示す第１のバツフアメモリ
アドレスレジスタと、第１のバツフアメモリを制
御する制御情報を保持する第１のバツフアメモリ
制御レジスタと、第２のバツフアメモリと、第２
のバツフアメモリの記憶アドレスを示す第２のバ
ツフアメモリアドレスレジスタと、第２のバツフ
アメモリを制御する制御情報を保持する第２のバ
ツフアメモリ制御レジスタとを有し、 前記第１のバツフアメモリ制御レジスタと前記
第１のバツフアメモリアドレスレジスタの条件に
より、前記第１のバツフアメモリ制御レジスタの
情報を前記第２のバツフアメモリ制御レジスタに
転送し、かつ前記第１のバツフアメモリ制御レジ
スタに特定情報を書き込むことにより前記第１の
バツフアメモリと前記第２のバツフアメモリを連
結して動作するか、又はそれぞれ独立に動作可能
とする入出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12225484A JPS61854A (ja) | 1984-06-14 | 1984-06-14 | 入出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12225484A JPS61854A (ja) | 1984-06-14 | 1984-06-14 | 入出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61854A JPS61854A (ja) | 1986-01-06 |
| JPH0252298B2 true JPH0252298B2 (ja) | 1990-11-13 |
Family
ID=14831397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12225484A Granted JPS61854A (ja) | 1984-06-14 | 1984-06-14 | 入出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61854A (ja) |
-
1984
- 1984-06-14 JP JP12225484A patent/JPS61854A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61854A (ja) | 1986-01-06 |
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