JPS61854A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は入出力制御装置、特にバッファメモリ制御方式
に関する。

〔従来技術〕

入出力制御装置は一般にその内部にバッファメモリを備
えるが、そのバッファメモリの容量は制御対象機器の１
記録率位長に対応したものでなければならない。このた
めバッファメモリの容量は制御対象機器の５ちで最大の
１記録率位長の亀のであるが、もしそれ以下の容量であ
れば複数個のバッファメモリを必要とする。しかし最大
の１記録率位長に合わせたものであれば、それ以下の単
位長の機器を制御する場合使用しないものが生じて一般
に無駄であるし、また時間的なロスも大きい。また複数
個用いるとき、従来のものは転送時間内に高速度で切替
えて使用する必要があり、切替え回路等の経済的負担と
ともに、技術的にも複雑なものとなっていた。

〔発明の目的〕

本発明は上記従来例の問題点に鑑み提案されたものであ
り、制御機器の１記録率位長の大きさに応じて咎々独立
に、又は連結して動作可能とする複数のバッファメモリ
を備えた入出力制御装置の提供を目的とする。

〔発明の構成〕

本発明は、第１のバッファメモリと、第１のバッファメ
モリの記憶アドレスを示す第１０ノ（ソファメモリアド
レスレジスタと、第１のバッファメモリを制御する制御
情報を保持する第１の）（ソファメモリ制御レジスメと
、第２のバッファメモリと、第２のバッフアメそりの記
憶アドレスを示す第２のバッファメモリアドレスレジス
タと、第２のバッファメモリを制御する制御情報な保持
する第２のバッファメモリ制御レジスタとを有し、前記
第１のバッファメモリ制御レジスタと前記第１のバッフ
ァメモリアドレスレジスター条件により、前記第１のバ
ッファメモリ制御レジスタの情報な前記Ｍ２のバッファ
メモリ制御レジスタに転送し、かつ前記第１のバッファ
メモリ制御レジスタに特定情報を書き込むととにより前
記第１のバッファメモリと前記第２のバッファメモリを
連結して動作するか、又はそれぞれ独立に動作可能とす
ることを特徴とする。

〔実施例〕

以下図面な参照して本発明の詳細な説明する。

第１図は本発明の実施例に係る人出力制御装置を含むシ
ステムの概略構成図である。チャネル装置ｌは、バス線
１０を介し入出力制御装置４，６に接続されている。入
出力制御装ｆ４は磁気テープ制御装置であり、パス線１
１を介し磁気テープ装［５（以下ＭＴＵと略す）を制御
する。また入出力制御装置６はラインプリンタ制御装置
であり、ラインプリンタ７な制御する。中央処理装置２
は主記憶装置３に記憶されている命令を取り出し解読し
実行する。すなわち命令が入出力命令ならナヤネル装置
１１ｋ起動し、起動されたチャネル装置ｌは主記憶装置
３内のコマンドを取り出し、特定の入出力制御装置に送
出する。その後チャネル装置１は核入出力制御装置との
間でデータ転送を開始する。

以下入出力制御装置４を例に説明する。第２図は入出力
制御装置４のデータバス関係のブロック図である。マイ
クロプロセッサ−４０はＣＰＵパス５０を介し、リード
オンリーメモリ４２．リードライトメモリ４１　、バッ
ファメモリアドレスレジスター２１，３１．バッファメ
モリ制御レジスタ２２．３２に接続している。マイクロ
プロセラ？−４ｏはバッファメモリアドレスレジスター
２１．３１およびバッファメモリ制御レジスタ２２゜３
２に対し、読み出すことも、書き込むことも可能である
。第１のバッファメモリ２０は、バッファメモリアドレ
スレジスター２１．バッファメモリ制御レジスタ２２．
ライトデータセレクター４４およびリードデータバラ２
アレジスタ２３と接ｍされている。第２のバッファメモ
リ３０は、バッファメモリアドレスレジスター３１．バ
ッファメモリ制御レジスタ３２．ライトデータセレクタ
ー４４およびリードデータバッファレジスタ３３と接続
されている。リードデータセレクタ４３はリードデータ
バッファレジスタ２３．３１を入カシ、そのデータをバ
ス線１１を介し、ＭＴＵ５へ、またパス＃！１０を介し
チャネル装置１に送出する。

ライトデータセレクタ４４はバス線１０またはバス線１
１を選択し、パス上のデータをバッフアメそり２０．３
０に送出する。第３図は第２図の入出力制御装置のさら
に詳しいブロック図である。

まず第１のバッファメモリ２０を説明する。チャネルか
らのバッファメモリリード要求保持フリップフロップ３
００は、信号線３０４を介しＡＮＤ回路１０４．２０４
と接続される。チャネルからのバッファメモリライト要
求保持フリップフロップ３０１は、信号１ｉ１３０５を
介しライトデータセレクタ４４゜ＡＮＤ回路１０５，２
０５と接続されている。ＭＴＵからのバッファメモリリ
ード要求保持フリップフロップ３０２は、信号線３０６
を介しＡＮＤ（２）路１０６．２０６と接続されている
。ＭＴＵからのバッファメモリライト要求保持クリップ
フロッグ３０３は、信号線３０７を介しライトデータセ
レクタ４４゜ＡＮＤ回路１０７，２０７と接続される。

セレクタ１０９はＣＰＵパス５０からのデータまたは固
定データのどちらかを選択し、バッツアメモリ制御レジ
スタ２２にデータをセットする。制御レジスタ２２はフ
リップフロップ（以下ＦＦと略す）３２０゜１１１．１
１２，１１３，１１４　からなる。Ｆ　Ｆ　３２０はバ
ッファメモリ２０，３０の連結制御信号を出力するもの
であり、信号線３０９な介しＡＮＤ回路３２１に接続さ
れる。ＦＦＩＩＩはチャネル装置１のリード制御信号を
出力するものであり、信号線１５２を介しＡＮＤ回路１
０４．セレクタ２０９に接続される。ＦＦ１１２はチャ
ネル装置のライト制御信号を出力するものであり、信号
線１５３を介しＡＮＤ回路１０５．セレクタ２０９に接
続される。

ＦＦ　１１３はＭＴＵ５からのリード制御信号を出力す
るものであり、信号線１５４ｉｋ介しＡＮＤ回路１０６
、セレクタ２０９に接続される。ＦＦ１１４はＭＴＵ５
からのライト制御信号を出力するものであり、信号線１
５５を介しＡＮＤ回路１０７．セレクタ２０９に接続さ
れる。ＡＮＤ回路１０４は信号線１５６を介しＯＲ回路
１０２に接続される。ＡＮＤ回％１０５は信号ｍ１５８
を介ＬＯＦｔ回Ｎ１０３　ＫＩｌ、続される。ＡＮＤ回
路１０６は信号線１５７を介しＯＲｔｉ１Ｍｉｏ２Ｋｔ
ｉ続される。ＡＮＤ回路１０７は信号線１５９を介しＯ
Ｒ回路１０３に接続される。

ＯＲ回路１０２は信号線１６０を介しバッファメモリ制
御回路１００．ＡＮＤ回路１０１．リードデータセレク
タ４３に接続される。ＯＲ回路１０３は信号線１６１を
介し、バッファメモリ制御回路１００に接続される。バ
ツファメモリアドレスレンスタ２１はバッファメモリ２
０内に記憶されているデータのアドレスを示す歩進レジ
スターであり、ＣＰｔＪパス５０によりデータ設定可能
である。また信号線１５０をアドレス情報をバッファメ
モリ制御回路１００に送出する。また歩進の結果キャリ
ーが発生すると、信号線３１０を介しＡＮＤ回路３２１
に信号を送出する。バッファメモリ制御回路１００はバ
ッファメモリ２０の制御を行なう。信号線１５１を介し
アドレス情報を、また信号１１１ｊ１６２を介しライト
指示信号をバッファメモリ２０に送出する。またリード
動作の時はり一ドデータのラッチタイミング信号を、信
号線１６３を介しＡＮＤ回路１０１に送出する。更に第
３図には示していないがフリップフロップ３００，３０
１，３０２，３０３　　のリセット信号など各種の制御
信号も作られ、必要に応じ分配されている。バッファメ
モリ２０はチャネル装置１からＭＴＵ５にデータを転送
したり、ＭＴＵ５からのデータをチャネル装置１に転送
する時の一時的なデータ記憶部である。バッファメモリ
２０から読み出されたデータは、信号ｉ　１６４な介し
リードデータバッファレジスタ２３で保持される。ＡＮ
Ｄ回路１０１は信号線１６５を介しリードデータバッフ
ァレジスタ２３に接続される。

信号＠１６５は信号線１６４上のデータをバッファレジ
スタ２３にラッチするものである。リードデータバッフ
ァレジスタ２３は、信号線１６６を介しリードデータセ
レクタ４３に接続される。リードデータセレクタ４３は
信号線１６０または信号線２６０により、信号線１６６
上のデータか信号線２６６上のデータかの選択を行なう
。選択されたデータはバス線１０を介しチャネル装置１
に送られるか、バス線１１を介しＭＴＵ５に送られる。

ライトデータセレクタ４４は信号線３０５　および信号
線３０７により、バス線１０上のデータかバス線１１上
のデータを選択する。選択されたデータは信号線３１１
な介しバッフアメそり２０．３０に送られる。ＡＮＤ回
路３２１は信号線３０８な介しバッフアメそり制御レジ
スタ２２　、３２　、セレクタ１０９．２０９　　に接
続される。ＡＮＤ回路３２１　が成立すると、バッファ
メモリ制御レジスタ２２内のデータはバッツァメモリ制
御レジスタ３２にセットされ、その後バッファメモリ制
御レジスタ２２には固定データ（実施例ではセロ）がセ
ットされる。

第２のバッファメモリの構成は、ＦＦ３２９　とＡＮＤ
回路３２１を除き同じであり、前記第１のバッファメモ
リの説明中の１×を２×に、あるいはＩＸＸを２××に
読みかえることにより、まったく同様な説明が可能であ
る。

次に本実施例に係る入出力制御装置のチャネル装置１か
らＭＴＵ５にライトする場合の動作について説明する。

一般的なデータ長の場合、一般的なデータ長のライトで
あるというコマンドを入出力制御装置４が受信する。す
るとＭ２図に示すマイクロプロセッサ−４０は、ＣＰＵ
バス５ｏを介し１ｓ３図中のＦＦ１１２をセットし、Ｆ
Ｆ３２０゜１１１．１１３，１１４．２１１〜２１４　
をリセットする。

またバッファメモリアドレスレジスタ２１と３１もリセ
ットする。その後チャネルからのバッファメモリライト
要求ＦＦ３０１がセットされると信号線３０５ｉＣより
バス線ｌｏ上のデータを選択してＡＮＤ回路１０５を成
立させ、バッファメモリ制御回路１００を起動する。バ
ッファメモリ制御回路１００はバッファメモリアドレス
レジスタ２１に示された番地に従い信号線３１１上のデ
ータをバッファメモリ２０内に格納する。その後バッフ
ァメモリアドレスレジスタ２１を歩進する。こうして１
記録長のデータがバッファメモリ２ｏに入ル。するとプ
ロセッサー４０はＦＦ１１３とＦＦ２１２　　をセット
し、ＦＦ３２０．１１１．１！２，１１４，２１１゜２
１３．２１４　　をリセットする。またバッファメモリ
アドレスレジスタ２１．３１をリセットすると同時にＭ
ＴＵ５に起動をかける。チャネルからのバッファメモリ
ライト要求ＦＦ３０１がセットされても今度はバッファ
メモリ２ｏにはデータを格納せず、前記と同様にしてバ
ッファメモリ３ｏにチャネルからのデータを格納する。

またＭＴＵ５からのリード要求ＦＦ３０２がセットされ
るとＡＮＤ回路１０６が成立し、従ってＯＲ＠路１０２
　を成立させバッファメモリ制御回路１００を起動する
。

バッファメモリ制御回路１００は、バッファメモリアド
レスレジスタ２１で示されたアドレスに従いバッファメ
モリ２ｏからデータを読み出す。そしてその読み出し時
間内に信号線１６３に信号を送出してＡＮＤ回路１０１
を成立させ、バッファメモリ２０からの読み出しデータ
をリードデータバッファレジスタ２３にセットする。そ
の後バッファメモリアドレスレジスタ２１を歩進する。

セレクタ４３は、信号線１６０により信号＃１６６上の
データをバス線１１を介しＭＴＵ５に送出し、テープ上
に記録する。これらバッファメモリ３ｏにデータを格納
する動作と、バッファメモリ２ｏからデータを読み出す
動作は並列に行なわれてデータ転送が高速に処理される
。バッファメモ１Ｊ２０が空になりバッファメモリ３０
に１記録長のデータが格納されると、今度はバッファメ
モリ３０からデータを読み出してＭＴＵ５に送出し、バ
ッファメモリ２０にチャネル装置からのデータを格納す
る。

最大記録長の書きこみの場合、最大記録長のライトであ
るというコマンドを入出力制御装置５が受信する。マイ
クロプロセッサ−４０はＣＰＵバス５０を介し第３図中
のＦＦ３２０　とＦＦ１１２を−にットし、ＦＦ１１１
．１１３，１１４，２１１〜２１４をリセットする。ま
たバッファメモリアドレスレジスタ２１．３１もリセッ
トする。その後チャネルからのバッファメモリライト要
求ＦＦ３０１がセットされると、一般的なデータ長のラ
イト動作と同様にしてチャネル装置からのデータをバッ
ファメモリ２０に格納する。しかし１記録長をバッファ
メモリ２０に格納し終る以前にバッファメモリレジスタ
２１からキャリーが発生する。このキャリーが発生する
とＡＮＤｌｉ路３２１が成立し、信号線３０８によりバ
ラ２アメモリ制御レジスタ２２内の情報をバッファメモ
リ制御レジスタ３２にセットする。その後バッファメモ
リ制御レジスタ２２に、固定データゼロをセットする。

すなわち制御レジスタ２２をクリヤーする。その後チャ
ネルからのバッファメモリライト要求ＦＦ３０１がセッ
トされると、バッファメモリ２０に連続したデータをバ
ッファメモリ３０に格納する。１記録長のデータの格納
が終了するとＦＦ３２０とＦＦ１１３をセットし、ＦＦ
１１１，１１２，１１４，２１１〜２１４をリセットス
る。バッファメモリアドレスレジスタ２１゜３１をリセ
ットし、ＭＴ０５に起動をかける。

ＭＴＵ５からのリード要求ＦＦ３０２がセットされると
バッファメモリ２ｏからデータが読み出され、ＭＴＵ５
に送られる。バッファメモリアドレスレジスタ２１から
キャリーが出るとＡＮＤ回路３２１が成立し、バッファ
メモリ制御レジスタ２２内のデータがバッファメモリ制
御レジスタ３２にセットされ、バッファメモリ制御レジ
スタ２２はクリヤーされる。以後バッフアメ篭り３０内
のデータがＭＴＵ５に送られる。

以上チャネル装置１からＭＴＵ５にライトする場合の動
作を述べたが、ＭＴυ５からリードしチャネル装置ｊｔ
１にデータな転送する動作についても同様に動作できる
ことは自明である。また第１のバッファメモリ２０から
第２のバッファメモリ３０に移行する時バッファメモリ
アト）／スレラスタ２１からのキャリーを使用したが、
別の条件でも実現できることも自明である。またバッフ
ァメモリ制御レジスタ２２のデータをバッファメモリ制
御レジスタ３２にセット後、バッファメモリ制御レジス
タ２２に特定パターン、例えば移行フラグビットのセッ
トなどが行えることも自明である。また実施例ではバッ
ファメモリ２りの場合について説明したが、最大記録長
が一般的な記録長の３倍。

４倍の長さなら第１のバッファメモリと同等なものを２
ヶ、３ヶ設けて縦続接続な行ない、第２のバッファメモ
リと同等なものを最後に接続することにより実現できる
ことも自明である。

本発明は以上説明したように、使用頻度の少ない最大記
録長の場合のみ第１のバッファメモリと第２のバッファ
メモリを連結し、使用頻度の多い記録長の場合は第１の
バッファメモリと第２のバッファメモリをおのおの独立
に動作出来るので最大記録長を持つ大きなバッファメモ
リを持つ必要がなくなり経済的である。また２個の容量
の少ないバッファメモリを転送単位時間内に高速に切り
替えるための技術的に複雑な制御も不用となり、さらに
バッファメモリな切り替えるための回路も不要となり、
入出力制御装置の設計を容易にかつ経済的に実施できる
効果がある。

【図面の簡単な説明】

ｇｔ図は本発明の実施例に係る入出力制御装置を含むシ
ステムの概略構成図、第２図は本発明の実施例に係る入
出力制御装置のデータバス関係のブロック図、第３図は
本発明の実施例に係る入出力制御装置の詳細なブロック
図である。 １・・・チャネル装置 ２・・・中央処理装置 ３・・・主記憶装置 ４．６・・・入出力制御装置 ５・・・磁気テープ装置 ７・・・ラインプリンタ ２０．３０・・・バッファメモリ ２１．３１・・・バッファメモリアドレスレジスタ２２
．３２・・・バッファメモリ制御レジスタ２３．２４・
・・バッファレジスタ ４３、ＩＯ２，２０９・・・セレクタ ４４・・・ライトデータセレクタ １１１〜１１４，２１１〜２１４．３００−３０３・・
・フリップフロップ。

Claims (1)

1. 【特許請求の範囲】 第１のバッファメモリと、第１のバッファメモリの記憶
   アドレスを示す第１のバッファメモリアドレスレジスタ
   と、第１のバッファメモリを制御する制御情報を保持す
   る第１のバッファメモリ制御レジスタと、第２のバッフ
   ァメモリと、第２のバッファメモリの記憶アドレスを示
   す第２のバッファメモリアドレスレジスタと、第２のバ
   ッファメモリを制御する制御情報を保持する第２のバッ
   ファメモリ制御レジスタとを有し、 前記第１のバッファメモリ制御レジスタと前記第１のバ
   ッファメモリアドレスレジスタの条件により、前記第１
   のバッファメモリ制御レジスタの情報を前記第２のバッ
   ファメモリ制御レジスタに転送し、かつ前記第１のバッ
   ファメモリ制御レジスタに特定情報を書き込むととによ
   り前記第１のバッファメモリと前記第２のバッファメモ
   リを連結して動作するか、又はそれぞれ独立に動作可能
   とする入出力制御装置。