JPH025448A - セラミックパッケージ - Google Patents

セラミックパッケージ

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Publication number
JPH025448A
JPH025448A JP63154675A JP15467588A JPH025448A JP H025448 A JPH025448 A JP H025448A JP 63154675 A JP63154675 A JP 63154675A JP 15467588 A JP15467588 A JP 15467588A JP H025448 A JPH025448 A JP H025448A
Authority
JP
Japan
Prior art keywords
resistor
capacitor
cavity
ceramic package
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63154675A
Other languages
English (en)
Inventor
Koichiro Izumi
和泉　孝一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63154675A priority Critical patent/JPH025448A/ja
Publication of JPH025448A publication Critical patent/JPH025448A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H10W70/655—Fan-out layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体パッケージに関する。
特に、低温焼結型のセラミックパッケージに関するもの
である。
［従来の技＃ｉ］ 従来、この種のセラミックパッケージは、半導体チップ
、抵抗体、コンデンサ等を搭載するキャビティ部がパッ
ケージ内に設けてあった。
第２図に従来のセラミックパッケージの一例を示す。
同図において、１はセラミック（アルミナ）本体である
。
２は半導体チップであり、セラミック本体ｌ上に搭載さ
れている。
３ａ、３ｂは、セラミック本体ｌに配線された導体パタ
ーンである。
４は厚膜抵抗体（あるいはチップ抵抗体）であり、導体
パターン３ａ上に設けられている。
５はコンデンサであり、導体パターン３ｂ上に設けられ
ている。
６ａ、６ｂは、半導体チップ２と導体パターン３ａ、３
ｂとの接続用ポンディングワイヤである。
７ａ、７ｂは外部信号取り出し用の入出力ピン、８は封
止用キャップ、９ａ、９ｂはキャップ８の封止部である
。
１０はキャビティ部であり、セラミック本体ｌと封止用
キャップ８との間に形成されている。
以上のような従来のセラミックパッケージにおいては、
半導体チップ２．抵抗体４．およびコンデンサ５は、キ
ャビティ部１０に設けられていた。
［解決すべき課Ｊｌｌｆ！］ 上述した従来のセラミックパッケージでは、半導体チッ
プ２とともに、抵抗体４およびコンデンサ５をキャビテ
ィ部１０に設けていたので、キャビティ部１０が大きく
なり、したがってパッケージが大型化するという問題点
を有していた。
本発明は上述した問題点にかんがみてなされたもので、
小型化を図ることのできるセラミックパッケージの提供
を目的とする。
［課題の解決手段］ 上記目的を達成するために本発明は、セラミック本体と
封止用キャップとの間にキャビティ部を備え、半導体チ
ップ、抵抗体、およびコンデンサを内蔵したセラミック
パッケージにおいて、前記半導体チップを前記キャビテ
ィ部に搭載し、前記抵抗体およびコンデンサを前記セラ
ミック本体内に埋設した構成としである。
［実施例］ 以下、本発明の一実施例について図面を参照して説明す
る。
第１図は本発明に係るセラミックパッケージの一実施例
を示す縦断面図である。同図において、第２図に示した
従来のセラミックパッケージと同一または相当する部分
には同一の符号を付しである。
本実施例の特徴とする点は１図示のように、半導体チッ
プ２をキャビティ部１０に搭載し、抵抗体４およびコン
デンサ５を、厚膜材料を用いて低温焼結セラミック本体
１内に埋設した点にある。
このように構成することにより、本実施例では、キャビ
ティ部ｌＯが小さくなっており、したがってパッケージ
が小型になっている。
なお、キャビティ部１０が小さくなっているのに合せて
、セラミック本体ｌに配線された導体パターン３ａ、３
ｂも小さくなっている。
［発明の効果］ 以上説明したように本発明は、セラミック本体内に抵抗
体およびコンデンサを埋設することにより、セラミック
パッケージを小型化することができるとい効果がある。
【図面の簡単な説明】
第１図は本発明に係るセラミックパッケージの一実施例
の縦断面図、第２図は従来のセラミックパッケージの縦
断面図である。 １：セラミック本体 ３ａ、３ｂ ６ａ、６ｂ ７ａ、７ｂ ９ａ、９ｂ 二手導体チップ ：導体パターン ：抵抗体 ：コンデンサ ：ポンディングワイヤ ：入出力ビン ：封止用キャップ ：封止部 ：キャビティ部 代理人　弁理士　渡　辺　喜　平

Claims (1)

    【特許請求の範囲】
  1. セラミック本体と封止用キャップとの間にキャビティ部
    を備え、半導体チップ、抵抗体、およびコンデンサを内
    蔵したセラミックパッケージにおいて、前記半導体チッ
    プを前記キャビティ部に搭載し、前記抵抗体およびコン
    デンサを前記セラミック本体内に埋設したことを特徴と
    するセラミックパッケージ。
JP63154675A 1988-06-24 1988-06-24 セラミックパッケージ Pending JPH025448A (ja)

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