JPH04162549A - 半導体パッケージ - Google Patents
半導体パッケージInfo
- Publication number
- JPH04162549A JPH04162549A JP28823290A JP28823290A JPH04162549A JP H04162549 A JPH04162549 A JP H04162549A JP 28823290 A JP28823290 A JP 28823290A JP 28823290 A JP28823290 A JP 28823290A JP H04162549 A JPH04162549 A JP H04162549A
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- JP
- Japan
- Prior art keywords
- dielectric
- base
- semiconductor package
- package
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は表面に金属パターンを有する誘電体で形成さ
れたベースと、誘電体で形成されたフレームとで構成さ
れた半導体パッケージに関するものである。
れたベースと、誘電体で形成されたフレームとで構成さ
れた半導体パッケージに関するものである。
第５図は従来の半導体パッケージの平面図、第６図は第
５図のＶｌ−Ｖｌ線における断面図、第７図は第５図の
側面図である。図において、（７）は金属ベース、（８
）は金属フレーム、（９ａ）（９ｂ）は第１の誘電体基
板、（１０ａＸ１０ｂ） は第１の誘電体基板（９ａ
）（９ｂ）上にそれぞれ形成された金属パターン、（ｌ
ｌａ）（ｌｌｂ）は第２の誘電体基板である。
５図のＶｌ−Ｖｌ線における断面図、第７図は第５図の
側面図である。図において、（７）は金属ベース、（８
）は金属フレーム、（９ａ）（９ｂ）は第１の誘電体基
板、（１０ａＸ１０ｂ） は第１の誘電体基板（９ａ
）（９ｂ）上にそれぞれ形成された金属パターン、（ｌ
ｌａ）（ｌｌｂ）は第２の誘電体基板である。
次に動作について説明する。半導体パッケージ本体は金
属ベース（７）と金属フレーム＋８１により構成されて
いる。第６図第７図に示すように、半導体素子の入出力
信号端子部分については金属ベース（７）の上に、表面
に所要のインピーダンスを持つ金属パターン（１０ａ）
（１０ｂ） が形成されている第１の誘電体基板（９
ａ）（９ｂ）と金属パターン（６）を挾み込むように第
１の誘電体基板（９ａ）（９ｂ）上に取付けられた第２
の誘電体基板（１１ａ）（１１ｂ）との２層構造となっ
ていった。
属ベース（７）と金属フレーム＋８１により構成されて
いる。第６図第７図に示すように、半導体素子の入出力
信号端子部分については金属ベース（７）の上に、表面
に所要のインピーダンスを持つ金属パターン（１０ａ）
（１０ｂ） が形成されている第１の誘電体基板（９
ａ）（９ｂ）と金属パターン（６）を挾み込むように第
１の誘電体基板（９ａ）（９ｂ）上に取付けられた第２
の誘電体基板（１１ａ）（１１ｂ）との２層構造となっ
ていった。
〔発明が解決しようとする課題］
従来の半導体パッケージは以上のように構成されていた
ので、入出力端子部分の構造が複雑で、−またその製造
工程の煩雑化やコスト高を招くという問題点があった。
ので、入出力端子部分の構造が複雑で、−またその製造
工程の煩雑化やコスト高を招くという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体パッケージの製造工程の短縮化、低コ
スト化およびその設計の自由度の拡大を図ることを目的
とする。
たもので、半導体パッケージの製造工程の短縮化、低コ
スト化およびその設計の自由度の拡大を図ることを目的
とする。
〔課題を解決するための手段］
この発明に係る半導体パフケージは、その表面に金属パ
ターンか形成された誘電体のベースと誘電体のフレーム
から構成されたものである。
ターンか形成された誘電体のベースと誘電体のフレーム
から構成されたものである。
この発明における半導体パッケージは、ノクツケージｎ
ｎするベースとフレームか誘電体で形成され、さらにベ
ースの誘電体基板表面には半導体素子を実装するパッド
や入出力端子などが金属／サターンとして形成されてい
るので、半導体ノクツケージを構成する部品か少なく、
組立が簡単なため、製造工程の短縮化、低コスト化か実
現でき、また、ベースの金−パターンは自由に配置でき
るので設計の自由度か大きくなる。
ｎするベースとフレームか誘電体で形成され、さらにベ
ースの誘電体基板表面には半導体素子を実装するパッド
や入出力端子などが金属／サターンとして形成されてい
るので、半導体ノクツケージを構成する部品か少なく、
組立が簡単なため、製造工程の短縮化、低コスト化か実
現でき、また、ベースの金−パターンは自由に配置でき
るので設計の自由度か大きくなる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の半導体パンケージの一実施例を示す
平面図、第２図は第１図のローｎ線における断面図であ
る。図において、山は誘電体ベース、（２）は誘電体フ
レーム、（３ａ）〜（３Ｃ）は誘電体ベース（１）の表
面上に形成された金属パターンで、ここでは、（３ａ）
、（３ｂ）はパッケージの入出力端子を、（３ｃ）はグ
ランドパターンとして用いられている。口は誘電体ベー
ス（１）の裏面を覆う金属膜である。
平面図、第２図は第１図のローｎ線における断面図であ
る。図において、山は誘電体ベース、（２）は誘電体フ
レーム、（３ａ）〜（３Ｃ）は誘電体ベース（１）の表
面上に形成された金属パターンで、ここでは、（３ａ）
、（３ｂ）はパッケージの入出力端子を、（３ｃ）はグ
ランドパターンとして用いられている。口は誘電体ベー
ス（１）の裏面を覆う金属膜である。
上記のように半導体パッケージの構成か誘電体ベース（
１）及び誘電体フレーム（２）のみであるため、半導体
パッケージの組立工程の短縮化、低コスト化か可能であ
る。
１）及び誘電体フレーム（２）のみであるため、半導体
パッケージの組立工程の短縮化、低コスト化か可能であ
る。
また、第３図に示すようにグランドパターン（３ｃ）部
分にスルーホール（４）を設けても良い。
分にスルーホール（４）を設けても良い。
また、誘電体ベース（１）上の金属パターン（３）を変
形させた他の実施例を第４図に示す。図において・（５
）は半導体素子、（６１は半導体素子（５）と金属パタ
ーン（３）を接続する金ワイヤである。この実施例の場
合、誘電体ベース（１）上の金属パターン（３ａ）（３
ｂ）により整合回路を形成した場合であり、金属パター
ン（３ａ）〜（３ｃ）の形状をそれぞれ変化させて用途
に合ったパンケージを自由に設計することかできる。
形させた他の実施例を第４図に示す。図において・（５
）は半導体素子、（６１は半導体素子（５）と金属パタ
ーン（３）を接続する金ワイヤである。この実施例の場
合、誘電体ベース（１）上の金属パターン（３ａ）（３
ｂ）により整合回路を形成した場合であり、金属パター
ン（３ａ）〜（３ｃ）の形状をそれぞれ変化させて用途
に合ったパンケージを自由に設計することかできる。
以上のようにこの発明によれば、半導体パッケージを表
面に金属パターンが形成された誘電体ベースと、誘電体
フレームとで構成したので、半導体パッケージの製造工
程の短縮化、低コストイヒが可能となり、また、誘電体
ベース（１）上の金属パターンを自由に配置できるため
設計の自由度が拡大できるなどの効果かある。
面に金属パターンが形成された誘電体ベースと、誘電体
フレームとで構成したので、半導体パッケージの製造工
程の短縮化、低コストイヒが可能となり、また、誘電体
ベース（１）上の金属パターンを自由に配置できるため
設計の自由度が拡大できるなどの効果かある。
第１図はこの発明の一実施例である半導体パッケージの
平面図、第２図は第１図のローｎ線における断面図、第
３図、第４図はこの発明の他の実施例を示す半導体パッ
ケージの平面図、第５図は従来の半導体パッケージの平
面図、第６図は第５図の■−■線における断面図、第７
図は第５図の側面図である。 図において、（１）は誘電体ベース、（２）は誘電体フ
レーム、（３ａ）〜（３Ｃ）は金属パターン、（４）は
スルーホール、（５）は半導体素子、（６）は金ワイヤ
、Ｄは金属膜を示す。 なお１図中、同一符号は同一、又は相当部分を示す。
平面図、第２図は第１図のローｎ線における断面図、第
３図、第４図はこの発明の他の実施例を示す半導体パッ
ケージの平面図、第５図は従来の半導体パッケージの平
面図、第６図は第５図の■−■線における断面図、第７
図は第５図の側面図である。 図において、（１）は誘電体ベース、（２）は誘電体フ
レーム、（３ａ）〜（３Ｃ）は金属パターン、（４）は
スルーホール、（５）は半導体素子、（６）は金ワイヤ
、Ｄは金属膜を示す。 なお１図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 表面に金属パターンが形成された誘電体基板を材料と
するベースと、誘電体を材質として形成されたフレーム
により構成されたことを特徴とする半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28823290A JPH04162549A (ja) | 1990-10-24 | 1990-10-24 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28823290A JPH04162549A (ja) | 1990-10-24 | 1990-10-24 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04162549A true JPH04162549A (ja) | 1992-06-08 |
Family
ID=17727548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28823290A Pending JPH04162549A (ja) | 1990-10-24 | 1990-10-24 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04162549A (ja) |
-
1990
- 1990-10-24 JP JP28823290A patent/JPH04162549A/ja active Pending
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