JPH025453A - Ｍｉｓ容量の接続方法 - Google Patents
Ｍｉｓ容量の接続方法Info
- Publication number
- JPH025453A JPH025453A JP63154693A JP15469388A JPH025453A JP H025453 A JPH025453 A JP H025453A JP 63154693 A JP63154693 A JP 63154693A JP 15469388 A JP15469388 A JP 15469388A JP H025453 A JPH025453 A JP H025453A
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- JP
- Japan
- Prior art keywords
- electrode
- circuit
- mis
- buried layer
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特にパッケージ材料中など
に含まれる微量の放射性物質から放射されるα線などに
よって誤動作を起こさないような、ＭＩＳ容量の接続方
法に関する。
に含まれる微量の放射性物質から放射されるα線などに
よって誤動作を起こさないような、ＭＩＳ容量の接続方
法に関する。
従来、トランジスタによって構成される回路には、第９
図に示すような構成がしばしば現われる。
図に示すような構成がしばしば現われる。
これはいわゆる、エミッタフォロア回路と呼ばれるもの
であり、入力ｖ８がトランジスタ１１のベースに接続さ
れ、そのエミッタが出力Ｖｏｕｔになっているものであ
る。出力ＶＯＵＴと電源ＶＩ：［！の間に挿入されてい
るトランジスタ９１は、エミッタ及びコレクタが出力Ｖ
ｏｕｔに接続され、ベースが電源ＶＢＨに接続された構
成となっている。このように構成されたトランジスタ９
１は接合容量として働き、出力電位を安定化させる働き
をするものである。第１０図は第９図で示されている回
路を半導体装置内で実現させるときの回路パターンの一
例を示したものである。また本図には平面図（ａ）と断
面図（ｂ）が示されている。平面図である第１０図（ａ
）において、入力Ｖａとトランジスタ１１のベース電極
２２との接続やトランジスタ１１のエミッタ電極２１と
抵抗１５の電極１０７および容量用トランジスタ９１の
エミッタ電極１０１．コレクタ電極１０３との接続など
は、ＡＱなどの配線材料が用いられることになる。断面
図（ｂ）は平面図（ａ）のＤ−Ｄ’の部分の断面を示し
たもので、Ｐ−基板上に作られた抵抗１５とトランジス
タ９１の断面構造および接続の様子が示されている。
であり、入力ｖ８がトランジスタ１１のベースに接続さ
れ、そのエミッタが出力Ｖｏｕｔになっているものであ
る。出力ＶＯＵＴと電源ＶＩ：［！の間に挿入されてい
るトランジスタ９１は、エミッタ及びコレクタが出力Ｖ
ｏｕｔに接続され、ベースが電源ＶＢＨに接続された構
成となっている。このように構成されたトランジスタ９
１は接合容量として働き、出力電位を安定化させる働き
をするものである。第１０図は第９図で示されている回
路を半導体装置内で実現させるときの回路パターンの一
例を示したものである。また本図には平面図（ａ）と断
面図（ｂ）が示されている。平面図である第１０図（ａ
）において、入力Ｖａとトランジスタ１１のベース電極
２２との接続やトランジスタ１１のエミッタ電極２１と
抵抗１５の電極１０７および容量用トランジスタ９１の
エミッタ電極１０１．コレクタ電極１０３との接続など
は、ＡＱなどの配線材料が用いられることになる。断面
図（ｂ）は平面図（ａ）のＤ−Ｄ’の部分の断面を示し
たもので、Ｐ−基板上に作られた抵抗１５とトランジス
タ９１の断面構造および接続の様子が示されている。
以上述べてきたように電位の安定化のために用いられる
容量としては、従来からよくトランジスタなどの接合容
量が使われてきた。しかし最近になって、第７図に示さ
れているような構造をした容量も使用できるようになっ
てきたにれはいわゆるＭＩＳ容量と呼ばれているもので
、ｐ−基板上にＮ十埋込み層７２を設け、誘電体７１介
して電極１３が取られ、もう一方の電極１４がＮ十埋込
み層７２に接続されている構成になっているものである
。また、ＭＩＳ容量は接合容量に比べ単位面積当りの容
量値が大きいため、レイアウト面積を小さくできる。今
後はこのようなＭＩＳ容量が多用されていくものと思わ
れる。このようなＭＩＳ容量を用いた半導体装置として
は、例えば、特開昭６２−１１１４５９号等が挙げられ
る。
容量としては、従来からよくトランジスタなどの接合容
量が使われてきた。しかし最近になって、第７図に示さ
れているような構造をした容量も使用できるようになっ
てきたにれはいわゆるＭＩＳ容量と呼ばれているもので
、ｐ−基板上にＮ十埋込み層７２を設け、誘電体７１介
して電極１３が取られ、もう一方の電極１４がＮ十埋込
み層７２に接続されている構成になっているものである
。また、ＭＩＳ容量は接合容量に比べ単位面積当りの容
量値が大きいため、レイアウト面積を小さくできる。今
後はこのようなＭＩＳ容量が多用されていくものと思わ
れる。このようなＭＩＳ容量を用いた半導体装置として
は、例えば、特開昭６２−１１１４５９号等が挙げられ
る。
上記従来技術は、外部からの雑音、特にα線による影響
が考慮されていなかった。第９図において、α線が接合
容量を構成するトランジスタ９１に入射すると、特開昭
６１−１６９０１５に記載されているように、α線によ
るノイズ電流がそのコレクタから集積回路の基板に流れ
るため、出力Ｖ ＯＵＴの電位が設定値から一時的に大
きく引き下げられてしまう、一方、前記接合容量の変わ
りに第７図に示されているようなＭＩＳ容量を用いる場
合においても、α線などの影響を受けることになる。そ
れは以下の理由による。
が考慮されていなかった。第９図において、α線が接合
容量を構成するトランジスタ９１に入射すると、特開昭
６１−１６９０１５に記載されているように、α線によ
るノイズ電流がそのコレクタから集積回路の基板に流れ
るため、出力Ｖ ＯＵＴの電位が設定値から一時的に大
きく引き下げられてしまう、一方、前記接合容量の変わ
りに第７図に示されているようなＭＩＳ容量を用いる場
合においても、α線などの影響を受けることになる。そ
れは以下の理由による。
第８図に第７図に示したＭＩＳ容量の等価回路を示す、
第８図において、ＭＩＳ容量１２は第７図のＮ十埋込み
層７２と電極１３との間にできる容量であり、ダイオー
ド８１はＮ十埋込み層７２とｐ−基板で構成されるもの
である。このような容量を使用する場合には接合容量と
違い、電極１３と埋込み層側電極１４には極性が無いた
め。
第８図において、ＭＩＳ容量１２は第７図のＮ十埋込み
層７２と電極１３との間にできる容量であり、ダイオー
ド８１はＮ十埋込み層７２とｐ−基板で構成されるもの
である。このような容量を使用する場合には接合容量と
違い、電極１３と埋込み層側電極１４には極性が無いた
め。
ある接続ノード（例えば第９図の出力Ｖｏｕｒ ）に対
してどちらを選んでも良いことになる。しかし電極の選
びかたで容量値が変わるため１例えば第９図の出力ＶＯ
ＵＴには埋込み層側電極１４をつないだ方が容量値が大
きくなる。これは、ダイオード８１による接合容量が付
加されるためである。
してどちらを選んでも良いことになる。しかし電極の選
びかたで容量値が変わるため１例えば第９図の出力ＶＯ
ＵＴには埋込み層側電極１４をつないだ方が容量値が大
きくなる。これは、ダイオード８１による接合容量が付
加されるためである。
そこで、このように接続されたＭＩＳ容量にα線が入射
すると、基板内で発生した電子がＮ十埋込み層７２へ流
れるため、前述と同様に出力Ｖｏυ丁が一時的に大きく
引き下げられてしまう、その結果この負性ノイズによっ
て、出力ＶＯＵＴを用いる回路が誤動作してしまうとい
う問題があった。
すると、基板内で発生した電子がＮ十埋込み層７２へ流
れるため、前述と同様に出力Ｖｏυ丁が一時的に大きく
引き下げられてしまう、その結果この負性ノイズによっ
て、出力ＶＯＵＴを用いる回路が誤動作してしまうとい
う問題があった。
本発明の目的は、上記のα線による影響を除去するＭＩ
Ｓ容量の接続方法を提供することにある。
Ｓ容量の接続方法を提供することにある。
上記目的は１Ｍｌ５容量を形成する誘電体（シリコン酸
化膜なども含む）の厚みを薄くするなどの工夫を行なう
ことで、寄生的に形成されるダイオードの接合容量を使
用すること無く、ＭＩＳ容量部だけで十分な容量値を確
保し、かつＭＩＳ容量の埋込み層側電極を入力インピー
ダンスの低い方又は電源側へ接続することにより、達成
される。
化膜なども含む）の厚みを薄くするなどの工夫を行なう
ことで、寄生的に形成されるダイオードの接合容量を使
用すること無く、ＭＩＳ容量部だけで十分な容量値を確
保し、かつＭＩＳ容量の埋込み層側電極を入力インピー
ダンスの低い方又は電源側へ接続することにより、達成
される。
埋込み層側電極を入力インピーダンスの低い方又は電源
側へ接続することで、ノイズ電流による冬 電位変化を小＆＜Ｌ、かつ電位の復帰時間を短くできる
ので、誤動作を防止できる。
側へ接続することで、ノイズ電流による冬 電位変化を小＆＜Ｌ、かつ電位の復帰時間を短くできる
ので、誤動作を防止できる。
以下、本発明の一実施例を図面を参照しながら説明する
。
。
第１図は、第９図で示される従来技術に本発明を適用し
たものである。入力ＶＢがトランジスター１のベースに
接続され、そのエミッタ側が出力ｖｏｕＴになっている
。また、出力電位を安定化させるために、出力Ｖｏｕｔ
と接地な位Ｖｃｃとの間にＭＩＳ容ｆ１２が挿入されて
いる。このとき。
たものである。入力ＶＢがトランジスター１のベースに
接続され、そのエミッタ側が出力ｖｏｕＴになっている
。また、出力電位を安定化させるために、出力Ｖｏｕｔ
と接地な位Ｖｃｃとの間にＭＩＳ容ｆ１２が挿入されて
いる。このとき。
ＭＩＳ容量の電極１３は出力ＶＯＵＴに接続され、埋込
み層側電極１４は接地電位Ｖｃｃに接続されている。第
２図に第１図で示された回路を半導体装置内で実現させ
るときの回路パターンの一例を示す。平面図（ａ）にお
いて、入力ＶＢとトランジスター１のベース電極２２と
の接続やトランジスタ１１のエミッタ電極２１と抵抗１
５の電極１０７およびＭＩＳ容量の電極１３との接続な
どは、ＡＱなどの配線材料が用いられることになる。断
面図（ｂ）は平面図（ａ）のＡ−Ａ’の部分の断面を示
したもので、Ｐ−基板上に作られた抵抗１５とＭＩＳ容
量１２の断面構造および接続の様子が示されている。
み層側電極１４は接地電位Ｖｃｃに接続されている。第
２図に第１図で示された回路を半導体装置内で実現させ
るときの回路パターンの一例を示す。平面図（ａ）にお
いて、入力ＶＢとトランジスター１のベース電極２２と
の接続やトランジスタ１１のエミッタ電極２１と抵抗１
５の電極１０７およびＭＩＳ容量の電極１３との接続な
どは、ＡＱなどの配線材料が用いられることになる。断
面図（ｂ）は平面図（ａ）のＡ−Ａ’の部分の断面を示
したもので、Ｐ−基板上に作られた抵抗１５とＭＩＳ容
量１２の断面構造および接続の様子が示されている。
本実施例において、ＭＩＳ容量１２は一般的に第７図で
示されるような構成となっている。ただし、本発明では
前述したように寄生的に形成される接合容量を使用しな
いため、誘電体７１で形成される容量をできるだけ大き
くする必要がある。
示されるような構成となっている。ただし、本発明では
前述したように寄生的に形成される接合容量を使用しな
いため、誘電体７１で形成される容量をできるだけ大き
くする必要がある。
例えば、誘電体７１としてシリコン酸化膜やシリコン窒
化膜などを用い、その膜厚を１００人程度まで薄くする
ことにより、小さな面積で十分な容量を確保することが
できる。
化膜などを用い、その膜厚を１００人程度まで薄くする
ことにより、小さな面積で十分な容量を確保することが
できる。
そこで、α線がこのＭＩＳ容量１２に入射すると、前述
したようにα線によって発生した電子がＮ十埋込み層７
２へ吸収されることになるが、本実施例ではＮ十埋込み
層７２の出力端子となる埋込み層側電極１４が接地電位
Ｖａｃに接続されているため、吸収された電子はすべて
接地側へ流れることになる。したがって、電極１３につ
ながる出力Ｖｏυ丁はα線の影響を受けることがない。
したようにα線によって発生した電子がＮ十埋込み層７
２へ吸収されることになるが、本実施例ではＮ十埋込み
層７２の出力端子となる埋込み層側電極１４が接地電位
Ｖａｃに接続されているため、吸収された電子はすべて
接地側へ流れることになる。したがって、電極１３につ
ながる出力Ｖｏυ丁はα線の影響を受けることがない。
以上のことから１本実施例によれば、ＭＩＳ容量にα線
が入射しても出力ｖｏＵＴに影響を及ぼすこと無く安定
に電位を保つことができる。
が入射しても出力ｖｏＵＴに影響を及ぼすこと無く安定
に電位を保つことができる。
第３図は、非しきい値論理回路（ＮＴＬ）に本発明を適
用したものである。ＮＴＬ回路では、高速化のために入
力トランジスタ３１．３２のエミッタと電源ｖＥＥとの
間にある抵抗３５と並列に容量が設けられる。この容量
としてＭＩＳ容量を用いるとき１本実施例のように埋込
み層側電極１４を電源ＶＥ［Ｅへ接続させる構成とする
。このことにより、前実施例と同様に、α線がＭＩＳ容
：ｔ１２に入射しても回路への影響が無く、出力ＶＮＯ
Ｒを安定に保つことができる。
用したものである。ＮＴＬ回路では、高速化のために入
力トランジスタ３１．３２のエミッタと電源ｖＥＥとの
間にある抵抗３５と並列に容量が設けられる。この容量
としてＭＩＳ容量を用いるとき１本実施例のように埋込
み層側電極１４を電源ＶＥ［Ｅへ接続させる構成とする
。このことにより、前実施例と同様に、α線がＭＩＳ容
：ｔ１２に入射しても回路への影響が無く、出力ＶＮＯ
Ｒを安定に保つことができる。
第４図は第３図で示された回路を半導体装置内で実現さ
せるときの回路パターンの一例として。
せるときの回路パターンの一例として。
平面図（ａ）と断面図（ｂ）を示したものである。
平面図（ａ）において、入力信号ｖｒＮと入力トランジ
スタ３１ベースや入力トランジスタ３１゜３２のエミッ
タとＭＩＳ容量１２の電極１３などはＡＱなどの配線材
料により接続される。断面図（ｂ）は平面図（ａ）のＢ
−Ｂ’の部分の断面を示したもので、Ｐ−基板上に作ら
れた抵抗３５゜３６とＭＩＳ容量１２の断面構造および
接続の様子が示されている。
スタ３１ベースや入力トランジスタ３１゜３２のエミッ
タとＭＩＳ容量１２の電極１３などはＡＱなどの配線材
料により接続される。断面図（ｂ）は平面図（ａ）のＢ
−Ｂ’の部分の断面を示したもので、Ｐ−基板上に作ら
れた抵抗３５゜３６とＭＩＳ容量１２の断面構造および
接続の様子が示されている。
第５図は本発明のさらに他の実施例を示したものである
０本実施例は、特開昭６０−９１７２１や特願昭６２−
１５１１１５号で述べられている論理回路に対して本発
明を適用したものである。したがって、論理動作自体の
詳しい説明については省略する。第５図においてＭＩＳ
電量１２は帰還ループのインピーダンスを低くする働き
をする。このとき、埋込み層側電極１４は、低インピー
ダンス側となる分割抵抗ＲＣＯＩＩ Ｒｃｏｚ接続点に
つなげられている。
０本実施例は、特開昭６０−９１７２１や特願昭６２−
１５１１１５号で述べられている論理回路に対して本発
明を適用したものである。したがって、論理動作自体の
詳しい説明については省略する。第５図においてＭＩＳ
電量１２は帰還ループのインピーダンスを低くする働き
をする。このとき、埋込み層側電極１４は、低インピー
ダンス側となる分割抵抗ＲＣＯＩＩ Ｒｃｏｚ接続点に
つなげられている。
このようにすることにより、ＭＩＳ容量１２にα線が入
射することで発生した電子は分割抵抗Ｒｃｏｚを通して
放電されるため、その時発生する電位変化を小さく抑え
ることができる。したがって、本実施例においてもα線
の影響を少なくでき、回路を安定に動作させることがで
きる。
射することで発生した電子は分割抵抗Ｒｃｏｚを通して
放電されるため、その時発生する電位変化を小さく抑え
ることができる。したがって、本実施例においてもα線
の影響を少なくでき、回路を安定に動作させることがで
きる。
第６図は第５図で示された回路の帰還ループ部５Ａの回
路パターンを示したものである。平面図（ａ）において
、ＭＩＳ容量１２の埋込み層側電極１４は分割抵抗ＲＣ
ＯＩＩ Ｒｃｏｚ接続点に接続され、電極１３はトラン
ジスタ５７のベースに接続されている。断面図（ｂ）は
平面図（ａ）のＣ−Ｃ’の部分の断面を示したもので、
Ｐ−基板上に作られた抵抗５４とＭＩＳ容量１２の断面
構造および接続の様子が示されている。
路パターンを示したものである。平面図（ａ）において
、ＭＩＳ容量１２の埋込み層側電極１４は分割抵抗ＲＣ
ＯＩＩ Ｒｃｏｚ接続点に接続され、電極１３はトラン
ジスタ５７のベースに接続されている。断面図（ｂ）は
平面図（ａ）のＣ−Ｃ’の部分の断面を示したもので、
Ｐ−基板上に作られた抵抗５４とＭＩＳ容量１２の断面
構造および接続の様子が示されている。
なお、以上の実施例では、Ｐ−基板上に作られたＭＩＳ
容量の接続方法について述べてきたが、ｎ−基板上に作
られるＭＩＳ容量についても本発明の考え方を適用する
ことができる。
容量の接続方法について述べてきたが、ｎ−基板上に作
られるＭＩＳ容量についても本発明の考え方を適用する
ことができる。
以上説明したように本発明によれば、α線がＭＩＳ容量
に入射したときの影響を小さくできるので１回路を安定
に動作させることができる。
に入射したときの影響を小さくできるので１回路を安定
に動作させることができる。
第１図乃至第６図は本発明の各実施例を示す図。
第７図はＭＩＳ容量のデバイス構造を示す図、第８図は
ＭＩＳ容量の等価回路を示す図、第９図は従来の回路図
、第１０図は第９図の回路パターンを示す図である。 １１・・・トランジスタ、１２・・・ＭＩＳＢ量、１３
・・・電極、１４・・・埋込み層側電極、７１・・・誘
電体、遍 図 ３１ 入カトラシ〉゛ズヌ ３ｚり ３４工之ツ兄ｌロアＬう〕シズク ＴｘＮ入カイ會号 （ｂ） 冨 図 ’Ｆ！ｃｏＩ討１枢坑 ７１ＩＣρ２り 篤 図 べ Ｐ−表基 板２ 図 ３ｚ基靭イ則ｔａｋら【 第 図 （６Ｌ） （６ｂ） 第 図 １０７オ色抗憧極 嘉 ｌρ 図
ＭＩＳ容量の等価回路を示す図、第９図は従来の回路図
、第１０図は第９図の回路パターンを示す図である。 １１・・・トランジスタ、１２・・・ＭＩＳＢ量、１３
・・・電極、１４・・・埋込み層側電極、７１・・・誘
電体、遍 図 ３１ 入カトラシ〉゛ズヌ ３ｚり ３４工之ツ兄ｌロアＬう〕シズク ＴｘＮ入カイ會号 （ｂ） 冨 図 ’Ｆ！ｃｏＩ討１枢坑 ７１ＩＣρ２り 篤 図 べ Ｐ−表基 板２ 図 ３ｚ基靭イ則ｔａｋら【 第 図 （６Ｌ） （６ｂ） 第 図 １０７オ色抗憧極 嘉 ｌρ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ）容量の埋込み層側電極を回路の低イ
ンピーダンス側へ接続することを特徴とするＭＩＳ容量
の接続方法。 ２、回路内のある電位ノードと電源との間にＭＩＳ容量
を挿入する際、埋込み層側電極を電源側へ接続すること
を特徴とするＭＩＳ容量の接続方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154693A JP3039930B2 (ja) | 1988-06-24 | 1988-06-24 | Ｍｉｓ容量の接続方法 |
| US07/367,046 US5018000A (en) | 1988-06-24 | 1989-06-16 | Semiconductor device using MIS capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154693A JP3039930B2 (ja) | 1988-06-24 | 1988-06-24 | Ｍｉｓ容量の接続方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH025453A true JPH025453A (ja) | 1990-01-10 |
| JP3039930B2 JP3039930B2 (ja) | 2000-05-08 |
Family
ID=15589875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154693A Expired - Lifetime JP3039930B2 (ja) | 1988-06-24 | 1988-06-24 | Ｍｉｓ容量の接続方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018000A (ja) |
| JP (1) | JP3039930B2 (ja) |
Families Citing this family (18)
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| US6100747A (en) * | 1994-05-30 | 2000-08-08 | Stmicroelectronics, S.R.L. | Device for selecting design options in an integrated circuit |
| US5650346A (en) * | 1994-08-29 | 1997-07-22 | United Microelectronics Corporation | Method of forming MOSFET devices with buried bitline capacitors |
| US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
| US5684326A (en) * | 1995-02-24 | 1997-11-04 | Telefonaktiebolaget L.M. Ericsson | Emitter ballast bypass for radio frequency power transistors |
| US5895945A (en) * | 1995-11-14 | 1999-04-20 | United Microelectronics Corporation | Single polysilicon neuron MOSFET |
| DE69712302T2 (de) | 1996-12-31 | 2002-10-24 | Stmicroelectronics, Inc. | Struktur und Bauelement zur Auswahl von Entwurfsmöglichkeiten in einem integrierten Schaltkreis |
| US6067594A (en) * | 1997-09-26 | 2000-05-23 | Rambus, Inc. | High frequency bus system |
| US6967347B2 (en) * | 2001-05-21 | 2005-11-22 | The Regents Of The University Of Colorado | Terahertz interconnect system and applications |
| US6563185B2 (en) * | 2001-05-21 | 2003-05-13 | The Regents Of The University Of Colorado | High speed electron tunneling device and applications |
| US7126151B2 (en) * | 2001-05-21 | 2006-10-24 | The Regents Of The University Of Colorado, A Body Corporate | Interconnected high speed electron tunneling devices |
| US7388276B2 (en) * | 2001-05-21 | 2008-06-17 | The Regents Of The University Of Colorado | Metal-insulator varactor devices |
| US7173275B2 (en) * | 2001-05-21 | 2007-02-06 | Regents Of The University Of Colorado | Thin-film transistors based on tunneling structures and applications |
| US6534784B2 (en) | 2001-05-21 | 2003-03-18 | The Regents Of The University Of Colorado | Metal-oxide electron tunneling device for solar energy conversion |
| US6956281B2 (en) * | 2002-08-21 | 2005-10-18 | Freescale Semiconductor, Inc. | Semiconductor device for reducing photovolatic current |
| US7589392B2 (en) * | 2006-06-16 | 2009-09-15 | Semiconductor Components Industries, L.L.C. | Filter having integrated floating capacitor and transient voltage suppression structure and method of manufacture |
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