JPH025455A - チップオンチップの半導体装置 - Google Patents
チップオンチップの半導体装置Info
- Publication number
- JPH025455A JPH025455A JP63154723A JP15472388A JPH025455A JP H025455 A JPH025455 A JP H025455A JP 63154723 A JP63154723 A JP 63154723A JP 15472388 A JP15472388 A JP 15472388A JP H025455 A JPH025455 A JP H025455A
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- JP
- Japan
- Prior art keywords
- chip
- chips
- semiconductor device
- wafer
- present
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
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- Non-Volatile Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、同じウェハにおいて形成しようとする場合に
は異なるウェハプロセスを必要とし、その結果、工程が
長くなり、コストが高くなり、不良も出やすくなる、全
ての機能を一つにしたいわゆるオールインチバイスの改
良技術に関し、特に、Ｅ２ＰＲＯＭ素子とこれ以外の素
子とを一つにした機能モジュールのオールインワンを、
上記欠点を解消【７て実現することのできる技術に関す
る。
は異なるウェハプロセスを必要とし、その結果、工程が
長くなり、コストが高くなり、不良も出やすくなる、全
ての機能を一つにしたいわゆるオールインチバイスの改
良技術に関し、特に、Ｅ２ＰＲＯＭ素子とこれ以外の素
子とを一つにした機能モジュールのオールインワンを、
上記欠点を解消【７て実現することのできる技術に関す
る。
従来のマルチチップモジュールにおける実装方式は、一
般に、多数のチップを単一基板に搭載するオンサブスレ
ート方式が採用されているが、これでは、パッケージサ
イズが犬きくなるはかりでなく、グリント配線またはボ
ンティングに、ｊつ寄生容量が大きくなりスヒードが遅
くなるなどの欠点がある。
般に、多数のチップを単一基板に搭載するオンサブスレ
ート方式が採用されているが、これでは、パッケージサ
イズが犬きくなるはかりでなく、グリント配線またはボ
ンティングに、ｊつ寄生容量が大きくなりスヒードが遅
くなるなどの欠点がある。
そのために、同じウェハ上で、全ての機能を一つにした
オールインワンデバイス全実現しようとすることが提案
されている。
オールインワンデバイス全実現しようとすることが提案
されている。
なお、オールインワンデバイスについて述べた特許の例
としては、特開昭６２−１３６８６５号公報があげられ
る。
としては、特開昭６２−１３６８６５号公報があげられ
る。
しかし、同じウェハ上で全ての機能を一つにしたオール
インワンデバイス全実現しようとする場合には、異なる
ウェハプロセスを必要とし、例えば、イオン注入工程を
何回にも分けて行う必要があったりあるいは拡散工程を
何回に本分けて行う必要があったりし、特に、マスク工
程において、そのマスク数を多く必要とする場合があり
、これでは、工程が長くなり、コスト高となり、チップ
サイズも大きくなり、不良も出やすく歩留も低くならざ
るを得ない。特に、Ｅ２Ｐ几ＵＭ（Ｅｌｅｃ−ｔｒｉｃ
ａｌｌｙ Ｅｒａｓｉｂｌｅ Ｐｒｏｇｒａｍｍａ
ｂｌｅＲｅａｄ Ｑｎｌｙ Ｍｅｍｏｒｙ、電気的
に書き替え可能な読み出し専用記憶素子）素子とこれ以
外の例えばＲ，ＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）素子などを含むスタンダードセルや一チ
ップマイコンなどに係るオールインワンデバイスを実現
する場合、Ｅ２ＰＲＯＭは書き込み時に高電圧を使用す
る必要のある記憶素子であるために、高耐圧プロセスと
してのウェル濃度分離工程やＭＮＯ８構造およびＦＬＯ
ＴＯＸ構造作成工程やツェナダイオード作成工程などを
要し、そのために、−ウェハ当りのＥｔＰＲＯＭ作成の
ためのデバイス領域ハ僅かに１／４〜１／ｌＯにしか過
ぎないのに、そのためのマスク工程を別に要し、マスク
工程を都合５〜１０回程度余分に必要とする。そのため
に、不良ばかりを作り込むことにもなりがねない。
インワンデバイス全実現しようとする場合には、異なる
ウェハプロセスを必要とし、例えば、イオン注入工程を
何回にも分けて行う必要があったりあるいは拡散工程を
何回に本分けて行う必要があったりし、特に、マスク工
程において、そのマスク数を多く必要とする場合があり
、これでは、工程が長くなり、コスト高となり、チップ
サイズも大きくなり、不良も出やすく歩留も低くならざ
るを得ない。特に、Ｅ２Ｐ几ＵＭ（Ｅｌｅｃ−ｔｒｉｃ
ａｌｌｙ Ｅｒａｓｉｂｌｅ Ｐｒｏｇｒａｍｍａ
ｂｌｅＲｅａｄ Ｑｎｌｙ Ｍｅｍｏｒｙ、電気的
に書き替え可能な読み出し専用記憶素子）素子とこれ以
外の例えばＲ，ＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）素子などを含むスタンダードセルや一チ
ップマイコンなどに係るオールインワンデバイスを実現
する場合、Ｅ２ＰＲＯＭは書き込み時に高電圧を使用す
る必要のある記憶素子であるために、高耐圧プロセスと
してのウェル濃度分離工程やＭＮＯ８構造およびＦＬＯ
ＴＯＸ構造作成工程やツェナダイオード作成工程などを
要し、そのために、−ウェハ当りのＥｔＰＲＯＭ作成の
ためのデバイス領域ハ僅かに１／４〜１／ｌＯにしか過
ぎないのに、そのためのマスク工程を別に要し、マスク
工程を都合５〜１０回程度余分に必要とする。そのため
に、不良ばかりを作り込むことにもなりがねない。
本発明は、かかる従来技術の有する欠点を解消１、て、
特に、Ｅ２ＰＲＯＭ素子とこれ以外の素子のごとく、同
じウェハ上に半導体素子を形成するとしたら、工程が長
くなり、コスト高となり、チップサイズも大となり、ま
た、歩留が低くなるこれら従来技術の欠点を解消したオ
ールインワンデバイスを実現することのできる技術を提
供することを目的とする。
特に、Ｅ２ＰＲＯＭ素子とこれ以外の素子のごとく、同
じウェハ上に半導体素子を形成するとしたら、工程が長
くなり、コスト高となり、チップサイズも大となり、ま
た、歩留が低くなるこれら従来技術の欠点を解消したオ
ールインワンデバイスを実現することのできる技術を提
供することを目的とする。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
本発明では全ての機能を一つＫＬ、ｆｃオールインワン
デバイスにおいて、それを、同じウェハ上にオールイン
ワンプロセスにより製造しようとする場合には、異なる
ウェハプロセスを必要とする、Ｅ！ＦＲＯＭ素子とそれ
以外の素子とについて、後者の素子を含むチップをベー
スとし、当該ベースチップ上に、Ｅ”ＦＲＯＭ素子を含
むチップを、７エイスダウンボンデイングによるチップ
オンチップで、それぞれのチップに形成された突起電極
（パンダ）部分により接合するように１．た。
デバイスにおいて、それを、同じウェハ上にオールイン
ワンプロセスにより製造しようとする場合には、異なる
ウェハプロセスを必要とする、Ｅ！ＦＲＯＭ素子とそれ
以外の素子とについて、後者の素子を含むチップをベー
スとし、当該ベースチップ上に、Ｅ”ＦＲＯＭ素子を含
むチップを、７エイスダウンボンデイングによるチップ
オンチップで、それぞれのチップに形成された突起電極
（パンダ）部分により接合するように１．た。
また、当該チップオンチップによるオールインワンデバ
イスを支持体上に搭載シフ、固定するにポリイミド系合
成樹脂液のボッティングにより固定するようにし、当該
固定後にプラスチック封止などによる封止全行うように
した。
イスを支持体上に搭載シフ、固定するにポリイミド系合
成樹脂液のボッティングにより固定するようにし、当該
固定後にプラスチック封止などによる封止全行うように
した。
このように、ペースチップ上にＥ” ＦＲＯＭｉ子を含
むチップを実装する方法によれば、各チップとして良品
を選定することができ、また、同一ウェハ上でマスクを
変更する必要がなく不良品を低減し、歩留を向上するこ
とができる（７、また、チップ上にチップを搭載すれば
良いので、異なるウェハプロセスによりオールインワン
デバイス全実現する場合に比して、プロセスが簡略化さ
れ、チップサイズも小型化することができ、さらに、チ
ップとチップとをバンプにより接続するので、従来のオ
ンサブフレート方式のごとく、チップ間を接続するにそ
の配線を長くする必要がなくなり、配線容量や抵抗を低
減することができる。
むチップを実装する方法によれば、各チップとして良品
を選定することができ、また、同一ウェハ上でマスクを
変更する必要がなく不良品を低減し、歩留を向上するこ
とができる（７、また、チップ上にチップを搭載すれば
良いので、異なるウェハプロセスによりオールインワン
デバイス全実現する場合に比して、プロセスが簡略化さ
れ、チップサイズも小型化することができ、さらに、チ
ップとチップとをバンプにより接続するので、従来のオ
ンサブフレート方式のごとく、チップ間を接続するにそ
の配線を長くする必要がなくなり、配線容量や抵抗を低
減することができる。
次に、本発明の実施例を図面に基づいて説明する。
第１図に示すように、ペースチップ１の表面内側にバン
プ２を周設する。
プ２を周設する。
一方、Ｅ２Ｐ１１，０Ｍ素子を含むチップ３の表面にも
バンプ４を周設する。
バンプ４を周設する。
第１図で矢印で示すように、Ｅ！ＦＲＯＭ素子を含むチ
ップ３を裏返して、ペースチップ１の表面に接合させる
。
ップ３を裏返して、ペースチップ１の表面に接合させる
。
第２図にＥ”Ｐ几ＯＭ累子を含むチップ３の一例要部断
面を示す。
面を示す。
第２図にて、５はデバイス領域、６は絶縁膜、７は組構
配線、８はパッシベーション膜、９ばＣｒ層、１０はＣ
ｕノ偕、１１はＡｌ１層で、当該Ａｕ層１１表面には例
えばＡｌｌや半田よりなるバンプ４が突設されている。
配線、８はパッシベーション膜、９ばＣｒ層、１０はＣ
ｕノ偕、１１はＡｌ１層で、当該Ａｕ層１１表面には例
えばＡｌｌや半田よりなるバンプ４が突設されている。
第１図に示すペースチップ１も同様の構成より成る。
ペースチップ１は、例えば／リコン中結晶基板から成り
、周知の技術によってこのチップ内には多数の回路素子
が形成され、１つの回路機能が与えられている。回路素
子の具体例は、例えばＭＯＳトランジスタから成り、こ
わらの回路素子によって、例えば論理回路およびメモリ
の回路機能が形成されている。
、周知の技術によってこのチップ内には多数の回路素子
が形成され、１つの回路機能が与えられている。回路素
子の具体例は、例えばＭＯＳトランジスタから成り、こ
わらの回路素子によって、例えば論理回路およびメモリ
の回路機能が形成されている。
ペースチップ１ば、例えば１チツプマイクロコンピユー
タよりなり、当該チップ内には、ＣＰＵ（中央処理装り
やメモリ（ＲＡ〜ｉ、ＲＯＭ）や入出力回路（１１０ボ
ート）などを内蔵している。
タよりなり、当該チップ内には、ＣＰＵ（中央処理装り
やメモリ（ＲＡ〜ｉ、ＲＯＭ）や入出力回路（１１０ボ
ート）などを内蔵している。
チップオンされるＥ２ＰＲＯＭ素子を含むチップ３も、
例えばシリコン単結晶基板から成り、周知の技術によっ
てこのチップ内には多数の回路素子が形成され、１つの
回路機能が与えられている。
例えばシリコン単結晶基板から成り、周知の技術によっ
てこのチップ内には多数の回路素子が形成され、１つの
回路機能が与えられている。
回路素子の具体例は、例えばＭＯＳトランジスタから成
り、これらの回路素子によって、メモリ（Ｅ”Ｐ）ｔ、
ＯＭ）の回路機能が形成されている。
り、これらの回路素子によって、メモリ（Ｅ”Ｐ）ｔ、
ＯＭ）の回路機能が形成されている。
第５図に、本発明におけるシステムブロック図を示す。
ペースチップ（１チツズマイクロコンピユタ）１には、
ＣＰＵ １２ 、ＲＡＭＩ ３ 、ＲＯＭ１４ 。
ＣＰＵ １２ 、ＲＡＭＩ ３ 、ＲＯＭ１４ 。
■１０ボート１５．タイマ１６を内蔵し１．ているレリ
を示す。
を示す。
このペースチップ１と該ペースチップ１上に搭載された
Ｅ”ＰｌｒＯＭ素子を含むチップ３とは、バンプ２，４
により接続されている。当該チップオンチップによりオ
ールインワンデバイスが形成される。
Ｅ”ＰｌｒＯＭ素子を含むチップ３とは、バンプ２，４
により接続されている。当該チップオンチップによりオ
ールインワンデバイスが形成される。
第３図は本発明の実施例を示す要部断面図を示す。ペー
スチップ１上に上記チップ３を、これらチップに形成さ
れたバンプ２，４を溶融して接合後に、支持体１７上に
搭載して、例えばポリイミド系合成樹脂液よりなる固定
材料１８をボッティングして、これらチップ１，３を固
定する。
スチップ１上に上記チップ３を、これらチップに形成さ
れたバンプ２，４を溶融して接合後に、支持体１７上に
搭載して、例えばポリイミド系合成樹脂液よりなる固定
材料１８をボッティングして、これらチップ１，３を固
定する。
第４図に本発明による半導体装置の全体を、その一部を
切欠して示す。
切欠して示す。
上記支持体１７は例えばリードフレームよりなり、当該
リードフレーム１７のタブ部上に、上記チップオンチッ
プによるオールインワンデバイスを搭載し、ペースチッ
プ１の周辺のワイヤボンディング用パッド（図示省略）
とリードフレーム１７のインナーリードとを例えばＡｕ
線よりなるボンティングワイヤ１８にてワイヤボンディ
ングし、例えばトランスファーモールドにて樹脂封止部
１９を形成して、封止全行うことを主要工程として、第
４図に示すようなチップオンチップの半導体装置２０を
得ることができる。
リードフレーム１７のタブ部上に、上記チップオンチッ
プによるオールインワンデバイスを搭載し、ペースチッ
プ１の周辺のワイヤボンディング用パッド（図示省略）
とリードフレーム１７のインナーリードとを例えばＡｕ
線よりなるボンティングワイヤ１８にてワイヤボンディ
ングし、例えばトランスファーモールドにて樹脂封止部
１９を形成して、封止全行うことを主要工程として、第
４図に示すようなチップオンチップの半導体装置２０を
得ることができる。
本発明によればペースチップ（１チツプマイクロコンピ
ユータ）１上にＥ！ＦＲＯＭ素子を含ムチツブ３を、こ
れらチップ１，３に形成されたバンプ２，４を溶融接合
させることにより容易にオールインワンデバイスを得る
ことができ、このようにチップオンチップの実装方式に
よらないで、同じウェハにおいて、これら全ての機能を
一つにしたものを製造するには、工程数がかかり過ぎ、
コストも高くなり、また、チップサイズも大きくなり、
さらに、不良も出やすくなるが、本発明によればこれら
欠点を解消することができる。
ユータ）１上にＥ！ＦＲＯＭ素子を含ムチツブ３を、こ
れらチップ１，３に形成されたバンプ２，４を溶融接合
させることにより容易にオールインワンデバイスを得る
ことができ、このようにチップオンチップの実装方式に
よらないで、同じウェハにおいて、これら全ての機能を
一つにしたものを製造するには、工程数がかかり過ぎ、
コストも高くなり、また、チップサイズも大きくなり、
さらに、不良も出やすくなるが、本発明によればこれら
欠点を解消することができる。
また、配線容量や配線抵抗も低減させることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱Ｉ２ない範囲で種々変更
可能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱Ｉ２ない範囲で種々変更
可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である樹脂封止型半導体装
置に適用した場合について説明したが、それに限定され
るものではなく、気密封止型半導体装置にも適用するこ
とができる。
をその背景となった利用分野である樹脂封止型半導体装
置に適用した場合について説明したが、それに限定され
るものではなく、気密封止型半導体装置にも適用するこ
とができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
本発明によれば、オールインワンデバイスを容易ｆ実現
でき、プロセスが簡略化され、原価の低減となり、歩留
が向上（７、配線容量が小さくなり、チップ面積を小さ
く済ますことができた。
でき、プロセスが簡略化され、原価の低減となり、歩留
が向上（７、配線容量が小さくなり、チップ面積を小さ
く済ますことができた。
第１図は本発明の実症例を示す斜視図、第２図は本発明
の実施例を示す要部断面図、第３図は本発明の実施例を
示す要部断面図、第４図は本発明の実施例を示す一部切
欠斜視図、第５図は本発明の実施例を示すシステムブロ
ック図である。 １・・・ベースチップ、２・・・バンプ（突起電極部分
）、３・・・Ｅ２ＰＨ，０Ｍ素子を含むチップ、４・・
・バンプ、５・・・デバイス領域、６・・・絶縁膜、７
・・・電極配線、８・・・パッシベーション膜、９・・
・Ｃｒｙ、１０・・・Ｃｕ層、１ｌ−ＡＵ層、１２・Ｃ
ＰＵ１１３・ ＲＡＭ。 １４・・・ＲＯＭ１１５・・・Ｉ１０ボート、１６・・
・タイマ、１７・・・リードフレーム、１８・・・ボン
ティングワイヤ、１９・・・樹脂封止部、２０・・・半
導体装置。 第 １ 図 第２図 、３ 第 ４ 図 第３図 ７クリード７レーへ ／
の実施例を示す要部断面図、第３図は本発明の実施例を
示す要部断面図、第４図は本発明の実施例を示す一部切
欠斜視図、第５図は本発明の実施例を示すシステムブロ
ック図である。 １・・・ベースチップ、２・・・バンプ（突起電極部分
）、３・・・Ｅ２ＰＨ，０Ｍ素子を含むチップ、４・・
・バンプ、５・・・デバイス領域、６・・・絶縁膜、７
・・・電極配線、８・・・パッシベーション膜、９・・
・Ｃｒｙ、１０・・・Ｃｕ層、１ｌ−ＡＵ層、１２・Ｃ
ＰＵ１１３・ ＲＡＭ。 １４・・・ＲＯＭ１１５・・・Ｉ１０ボート、１６・・
・タイマ、１７・・・リードフレーム、１８・・・ボン
ティングワイヤ、１９・・・樹脂封止部、２０・・・半
導体装置。 第 １ 図 第２図 、３ 第 ４ 図 第３図 ７クリード７レーへ ／
Claims (1)
- 【特許請求の範囲】 １、半導体素子の形成に際し、異なるウェハプロセスを
必要とする一のチップ上に他のチップをチップオンチッ
プで実装してなるオールインワンデバイスを支持体上に
搭載し、固定し、封止してなる半導体装置において、前
記オールインワンデバイスが、Ｅ＾２ＰＲＯＭ素子とは
異なるウェハプロセスを必要とする半導体素子を含む一
のチップ上にＥ＾２ＰＲＯＭ素子を含む他のチップを、
フェイスダウンボンディングにより、かつ、これらチッ
プに形成された突起電極部分を接合させることにより実
装してなることを特徴とするチップオンチップの半導体
装置。 ２、ポリイミド系合成樹脂液のポッティングによりチッ
プオンチップのオールインワンデバイスを固定してなる
ことを特徴とする請求項１記載のチップオンチップの半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154723A JPH025455A (ja) | 1988-06-24 | 1988-06-24 | チップオンチップの半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63154723A JPH025455A (ja) | 1988-06-24 | 1988-06-24 | チップオンチップの半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025455A true JPH025455A (ja) | 1990-01-10 |
Family
ID=15590552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63154723A Pending JPH025455A (ja) | 1988-06-24 | 1988-06-24 | チップオンチップの半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025455A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766311A3 (en) * | 1995-09-28 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor Chip-on-Chip assembly |
| WO2002003464A3 (de) * | 2000-06-30 | 2002-06-06 | Infineon Technologies Ag | Halbleiter-chip |
| US6721196B1 (en) | 1999-06-23 | 2004-04-13 | Giesecke & Devrient Gmbh | Semiconductor memory chip module |
| US6820179B2 (en) | 2000-12-04 | 2004-11-16 | Hitachi Hokkai Semiconductor, Ltd. | Semiconductor device and data processing system |
| WO2006095686A1 (ja) | 2005-03-08 | 2006-09-14 | Dainippon Ink And Chemicals, Inc. | 紫外線硬化性樹脂組成物及び紫外線硬化性塗料及び塗装物 |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| JP2007071733A (ja) * | 2005-09-07 | 2007-03-22 | Fuji Electric Holdings Co Ltd | 光学式絶対値エンコーダ |
| US7199469B2 (en) | 2000-10-16 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device having stacked semiconductor chips sealed with a resin seal member |
| KR100881929B1 (ko) * | 2006-07-31 | 2009-02-04 | 미쓰미덴기가부시기가이샤 | 반도체 집적회로 장치 |
| US8268672B2 (en) | 2004-05-06 | 2012-09-18 | Nxp B.V. | Method of assembly and assembly thus made |
-
1988
- 1988-06-24 JP JP63154723A patent/JPH025455A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0766311A3 (en) * | 1995-09-28 | 1998-11-11 | Matsushita Electric Industrial Co., Ltd. | Semiconductor Chip-on-Chip assembly |
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| US6845027B2 (en) | 2000-06-30 | 2005-01-18 | Infineon Technologies Ag | Semiconductor chip |
| US7199469B2 (en) | 2000-10-16 | 2007-04-03 | Renesas Technology Corp. | Semiconductor device having stacked semiconductor chips sealed with a resin seal member |
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| KR100881929B1 (ko) * | 2006-07-31 | 2009-02-04 | 미쓰미덴기가부시기가이샤 | 반도체 집적회로 장치 |
| KR100895683B1 (ko) * | 2006-07-31 | 2009-04-30 | 미쓰미덴기가부시기가이샤 | 반도체 집적회로 장치, 반도체 집적회로 장치의 제조방법 및 반도체 집적회로 장치에 프로그램을 기억하는 방법 |
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