JPH02141121A - 遅延回路及び遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はバイポーラ］・ランジスタにより構成された
遅延回路及び遅延時間の設定を行う遅延装置に関するも
のである。

（従来の技術〕 第８図は従来の遅延装置を示すブロック構成図である。

同図において、１は位相比較器であり、図示しない基準
発振器より生成された所定の周期Ｔを右する、デユーテ
ィが５０％の基準信号ＳＯと、リングオシレータ５の出
力信号Ｓ５とを入力信号としている。そして、基準信号
ＳＯと出力信号Ｓ５との位相差を検出して位相差検出信
号Ｓ１をチャージポンプ２に出力している。チャージポ
ンプ２は位相差検出信号を交流電流に変換して交流電流
信号Ｓ２をローパスフィルタ３に出力している。

第９図は位相比較器１とチャージポンプ２との具体的構
成を示した回路図である。同図に示すように、位相比較
器１は９個のＮＡＮＤゲートで構成され、２つの入力信
号８０．８５の立下りエツジの時間差に応じた時間幅の
パルス信号が、出力信号８１　（Ｙｌ、Ｙ２）として出
力されている。

一方、チャージポンプ２は、電源■。。、接地間に直列
接続されたｐｎｐバイポーラトランジスタＱ１とｎｐｎ
バイポーラトランジスタＱ２とから構成され、トランジ
スタＱ１のベースに出力信号Ｙ１が、トランジスタＱ２
のベースに出力信号Ｙ２が印加される。そして、トラン
ジスタＱ１のコレクタ、トランジスタＱ２のコレクタ間
より得られる信号がチャージポンプ２の出力信号である
交流電流信号Ｓ２となる。

ローパスフィルタ３は、例えば抵抗ＲとキャパシタＣか
らなるＲＣ時定数回路より構成され、交流電流信号Ｓ２
を積分して直流電圧信号Ｓ３を電圧−電流変換回路４に
出力している。

電圧−電流変換回路（以下、ｒＶ−Ｉ変換回路、１と言
う。）４は直流電圧信号Ｓ３を直流電流に変換した直流
電流信号Ｓ４を、リングオシレータ５の各インバータＩ
に制御電流として与えている。

このように、この遅延装置はＰＬＬループを形成してい
る。

リングオシレータ５はインバーターを青数段直列接続し
、最終段出力を初段の入力に戻して自己発振させている
。

第１０図は、リングオシレータ５の詳細を示す回路図で
ある。同図に示すように、トランジスタをカレントミラ
ー構成し、直流電流信＠Ｓ４の電流間と同一量の電流が
各インバーターに流れるようにしている。したがって、
直流電流信号Ｓ４が各インバーターの信号伝播遅延時間
を決定することになる。

このように構成すると、リングオシレータ５の出力信号
Ｓ５と基準信号ＳＯとが最終的に同期する。その結果、
リングオシレータ５の出力信号Ｓ５は基準信号ＳＯの反
転信号であるため、リングオシレータ５の遅延時間はＴ
／２となり、次の（１）式が成立する。

Ｔ／　２　＝　ｎ−ｔ　ｄ−（１） ただし、ｔ　：インバーター１個当りの遅延時間ｎ　：
インバータの個数 （１）式をｔ６について解くと ｔｄ＝　　Ｔ／　（２ｎ　）　　　　　　　”（２）と
なる。つまり、第８図で示したようなＰＬＬループを形
成することで、各インバータＩに対し、正確な遅延時間
ｔｄ　（Ｔ／（２ｎ））をＶ−１変換回路４の直流電流
信号Ｓ４により設定することができる。

そこで、基準信号ＳＯと出力信＠Ｓ５との同期がとれた
段階でリングオシレータ５のインバータ１と同一構成の
インバータ６に、リングオシレータ５に与えたのと同一
の直流電流信号Ｓ４を与え、このインバータ６を正確な
遅延時間ｔｄを有する遅延回路として利用している。

〔発明が解決しようとする課題〕

以上説明したように、従来の遅延回路としてはＣＭＯＳ
インバータが用いられていた。

しかしながら、ＭＯＳトランジスタで構成されたインバ
ータは応答速度が比較的遅く、微小時間の遅延回路とし
ては不適という問題点があった。

また、従来の遅延装置は、基準信＠ＳＯと、入力信号の
反転信号が所定時間遅延されて出力される信号であるリ
ングオシレータ５の出力信号Ｓ５との同期をとるため、
基準信号ＳＯのデユーティを必ず５０％にしなければな
らないという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、微小時間の遅延が行える遅延回路及び位相比
較器に入力される基準信号のデユーティを５０％に設定
する必要のない遅延装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる遅延回路は、バイポーラトランジスタ
により構成され、制御Ｉ雷電流回路内の容量の充放電に
要する時間分、入出力間に信号伝播遅延を生じさせてい
る。

一方、この発明にかかる遅延装置は、制御電流量により
遅延時間が決定する遅延回路の直列接続により構成され
、その入力信号として所定周波数の基準信号を取込む遅
延回路群と、前記基準信号と前記遅延回路群の出力信号
との位相差を検出して位相差検出信号を出力する位相比
較器と、前記位相差検出信号を直流電流に変換して該直
流電流を、前記遅延回路群における前記遅延回路の前記
制御電流として出力する手段とを備えて構成されている
。

〔作用〕

この発明の遅延回路は、バイポーラトランジスタにより
構成されているため、入力信号に対する応答は高速であ
る。

一方、この発明の遅延装置においては、入力信号を基準
信号とした遅延回路群の出力信号と基準信号との同期を
とるため、基準信号の波形は任意となる。

〔実施例〕

第１図はこの発明の一実施例である遅延装置を示すブロ
ック構成図である。同図に示すように、位相比較器１は
基準信号ＳＯと遅延回路群７の出力信号Ｓ７との位相差
を検出して位相差検出信号Ｓ１をチャージポンプ２に出
力している。

遅延回路群７は、後述する遅延回路８１〜Ｂ。

（以下、総称する場合ｒＢＪと言う。）の直列接続によ
り構成され、遅延回路Ｂ１の入力信号を基準信号ＳＯと
しており、リングオシレータのように最終段の遅延回路
ＢＩＩｌの出力を初段の遅延回路Ｂ１の人力には戻して
いない。

また、Ｖ−ｆ変換回路４の直流電流信号Ｓ４が各遅延回
路８１〜Ｂ１１１の制ｔ１１１電流Ｉ８として遅延回路
群７に出力されている。なお、他の構成は従来と同様な
ので説明は省略する 第２図は、第１図で示した遅延装置の動作を示すタイミ
ング図である。同図に示すように、遅延回路Ｂｍの出力
信号ＳＢ、（ずなわち、８７）が基準信号ＳＯと同期す
る。なお、８８　．８Ｂ２には、それぞれ遅延回路Ｂ　
　、Ｂ　　の出力信号である。

このように、出力信号５ＢＩＩｌと基準信号ＳＯとが同
期するため、出力信号ＳＢ　　は基準信号ＳＯを周期１
分遅延させた信号となる。このため、このときの遅延回
路８１〜ＢＩ１１に流れる制御電流量を１８とすると、
制ｔ［ｌ？Ｉ流Ｉ流転８り１つの趙延回路已に対し、 ｔ、’＝Ｔ／ｍ　　　　　　　　　　・・・（３）の遅
延時間を生じさせることになる。

そこで、基準信号ＳＯと出力信号Ｓ７との同期がとれた
段階で、遅延回路群７の遅延回路Ｂと同一構成の遅延回
路８に、Ｖ−Ｉ変換回路４より直流電流信号Ｓ４を与え
、この遅延回路８の遅延時間をｔ　′に設定することが
できる。

このように、この実施例における遅延装置の遅延回路群
７は入力信号を基準信号ＳＯとし、この信号ＳＯを遅延
させた信号を出力信号Ｓ７としているため、基準信号Ｓ
Ｏは周１１ｊＴが安定しておれば、そのデユーティを５
０％に固定する必要はない。

第３図は遅延回路群７の具体的構成の一例を示ず回路図
である。同図に示すように、各遅延回路Ｂは２つのｐｎ
ｐバイポーラトランジスタＱ３゜Ｑ４と２つのｎｐｎバ
イポーラトランジスタＱ５゜Ｑ６により構成されている
。トランジスタＱ３゜Ｑ６は遅延回路Ｂを流れる電流量
を決定するためのトランジスタであり、各々直流電流信
号Ｓ４がコレクタ、ベースに供給されるｎｐｎバイポー
ラトランジスタＱＩＯと、直接的２間接的にカレントミ
ラーを構成し、直流電流信号Ｓ４の電流量と同−潰の電
流を遅延回路８に流している。

また、トランジスタＱ５のベースに印加される信号が遅
延回路Ｂの入力信号となり、トランジスタＱ３のコレク
タと、トランジスタＱ５のエミッタにベースが接続され
たトランジスタＱ４のエミッタとの間から得られる信号
が遅延回路Ｂの出力信号となっており、人力信号が所定
時間遅延してそのまま出力信号としてあられれる。

遅延回路Ｂのμ延時間ｔ　′は、トランジスタＱ４．Ｑ
５のエミッタ・ベース間の接合容量Ｃ３と回路を流れる
電流ｆｆ１（、により決定する。つまり、接合容量Ｃ８
の充放電に要する時間が遅延回路Ｂの遅延時間ｔ　′と
なる。第４図は、電流量■　と遅延時間ｔ　　との関係
を示すグラフであり　　　　　　　ｄ る。同図に示すように、電流ｆｆ１Ｉ、と羅延時間ｔ　
′は負の相関があり、電流量１．が大ぎい程、遅延時間
ｔ　　が短くなる。

第５図は、この発明の他の実施例である遅延装置を示す
ブロック構成図である。Ｖ−１変換回路４からの直流電
流信号Ｓ４をカレントミラー９゜１０にて各々１／に倍
、１倍した信号８４に、Ｓ４１をそれぞれ遅延回路８ａ
、８ｂの制ｔｌｌ電流としている。このように、直流電
流信号Ｓ４と遅延回路８ａ、８ｂとの間に、カレントミ
ラー９，１０を介することで、比較的長い遅延時間から
かなり微小な時間に至るまで、遅延回路Ｑａ、　８ｂの
遅延時間を任意に選択することができる。

第６図は遅延回路群７の具体的構成の他の一例を示す回
路図である。各遅延回路Ｂは、７つのｎｐｎトランジス
タ０１１〜Ｑ１７と、２つの抵抗Ｒ１，Ｒ２と１つのキ
ャパシタＣ１から構成されている。同図に示すように、
トランジスタＱ１１と０１２それぞれのベースに入力信
号ＡＯ（初段は基準信号ＳＯ）と反転基準信号ＡＯ（初
段は反転基準信号Ｓｏ）がそれぞれ印加されている。ト
ランジスタＱ１１．Ｑ１２のエミッタに、トランジスタ
Ｑ１５．Ｑ１６のコレクタがそれぞれ接続される。

また、トランジスタＱ１３とＱｌ４が差動対を構成し、
それぞれのコレクタより得られる信号が反転出力信号Ｙ
Ω、出力信号ＹＯとなる。なお、トランジスタＱ１３．
Ｑ１４のコレクタはそれぞれ抵抗Ｒ１，Ｒ２を介して電
源”−ｖｃｃに接続されている。また、トランジスタＱ
１５．Ｑ１６は、共に、コレクタ・ベースに直流電流信
号Ｓ４を印加されるｎｐｎトランジスタＱ２０と、カレ
ントミラーを構成し、トランジスタＱｌ　１．Ｑｌ　２
のエミッタ電流量１８を規定している。なお、トランジ
スタＱ１７は定電流源として機能している。

また、キャパシタＣ１は、トランジスタＱ１１のエミッ
タであるノードＮ１とトランジスタＱ１２のエミッタで
あるノードＮ２間に設けられている。

第７図は第６図で示した遅延回路Ｂにおける入力信号Ａ
Ｏ，ＡＯ，ノードＮ１．Ｎ２．出力信号ＹＯ，ＹＯの電
位変化を示すタイミング図である。

以下、同図を参照しつつ、その動作を説明する入力信号
ＡＯ１反転入力信号ＡＯがそれぞれＬ″（Ｖ、ｏ−Ｖ、
）、”Ｈ”　（Ｖｏ。）の場合、トランジスタＱ１１．
Ｑｌ　２が共にオンし、ノードＮ１の電位は（Ｖｏｏ−
ＶＢ、−ｖ８）、ノードＮ２の電位は（Ｖｏｏ−ＶＢ、
）レベルに設定されている。したがって出力信号ＹＯが
“Ｌ″レベル反転出力信号ＹＯが“Ｈ″レベルなる。な
お、ＶＢＥはトランジスタＱ１１．Ｑ１２のベース・エ
ミッタ間電圧であり、Ｖ８Ｅ＞ＶＢの関係を有している
。

このような状態で、時刻ｔ１に入力信号ＡＯが”Ｌ”→
“ＨＩＴレベルに立上ると、トランジスタＱ１１が強く
オンする。その結果、ノードＮ１の電位が（ＶＣｏ−Ｖ
Ｂ、）レベルまで上昇し、同時にキャパシタＣ１を介し
てノードＮ２の電位も（Ｖｏｃ−Ｖ、−レベルから■、
レベル上昇し瞬間的に（Ｖ　ＣＣＶ　ＢＥ十Ｖ　、　）
レベルになる。

このため、時刻ｔ１以降は、トランジスタＱ１２がオフ
するため、トランジスタＱ１６を流れる電流Ｉ、はキャ
パシタＣ１の放電電流となる。したがってノードＮ２の
電位は下降し、（Ｖ　、ｏ−ＶＢ、）を下回った時刻ｔ
２に出力信号ＹＯ，ＹＯが゛トビ′、゛Ｌ　１１に反転
する。そして、ノードＮ２の電位が時刻ｔ３に、（ＶＣ
Ｃ−ＶＢ［−Ｖａ）にまで下降すると、トランジスタＱ
１２はオンし、ノードＮ２の電位は（Ｖ、Ｃ−Ｖ、Ｅ−
Ｖ、）を維持する。

次に、時刻ｔ４に人力信号ＡＯ（△０）が“′Ｌ″レベ
ル（１１Ｈ１１レベル）に立下る（立上る）と、トラン
ジスタＱ１２が強くオンする。その結果、ノードＮ２の
電位は（Ｖｃｃ−ｖＢＥ）レベルまで上昇し、同時にノ
ードＮ１の電位もキャパシタＣ１を介して（Ｖ　ｃｃ　
　Ｖ　ＢＥ　＋　Ｖ　、　）レベルに瞬間的に上昇する
。

しかしながら、時刻ｔ４以降は、トランジスタＱ１１が
オフしてしまうため、トランジスタＱ１５を流れる電流
ｆｆ１ｌ、はキャパシタＣ１の放電電流となる。このた
め、ノードＮ１の電位は下降し、（Ｖ　ＣＣ−Ｖ　ＢＥ
）レベルを下回った時刻ｔ５に出力信号ＹＯ，，ＹＯが
Ｌ”、“ト１”に反転する。そして、時刻ｔ６にノード
Ｎ１の電位が（Ｖ　ｃｃ−ＶＢＥ−ＶＢ）にまで下降す
ると、トランジスタＱ１１はオンし、ノードＮ１の電位
は（■ＣＣ−ＶＢＥ−■、）を維持する。以下、同じ動
作が繰りかえされる。このように、時刻１　−１　　（
１４〜ｔ　）間が遅延回路Ｂの遅延時間ｔ　　となる。

ｄ なお、放電電流ＩＢが一定のため、遅延時間ｔｄ′は、
キャパシタＣ１の放電時間Δ１　（１１〜ｔ、ｔ４〜１
６）の１／２になる。

ここで、ノードＮ１．Ｎ２のうち、高電位側のノードが
キャパシタＣ１の放電により、（ＶＣ６ｖ、Ｅ＋Ｖ、）
レベルから（Ｖｃｃ−■ＢＥ−ｖａ）レベルに達するに
要する時間ΔｔとするとＱ＝２・Ｖ　−Ｃ・・・（４） Ｑ＝Ｉ８Δｔ　　　　　　　　　・・・（５）が成立す
る。なお、ＣはキャパシタＣ１の容量値である。（４）
、　（５）式より Δｔ＝　　２・■　・Ｃ／Ｉ、　　　　　　・・・（６
）となる。

従って、第６図で示した遅延回路Ｂの遅延時間ｔｄ’は
、 ｔ、　＝Δｔ／２−Ｖ　　・Ｃ／１８ で決定する。ここで、■　・Ｃは一定値であるから、制
御電流ｆｆ１ｌ　　と遅延時間ｔ　　は反比例のＢ　　
　　　　　ｄ 関係となる。

このように、遅延回路Ｂの制御電流ｆｆ１ｌ、と遅延時
間ｔｄ′が反比例関係を有・していれば、第５図で示し
た遅延装置に用いられる遅延回路Ｂとして有効となる。

なぜなら、カレントミラー９，１０により直流電流信号
Ｓ４を１／に倍、１倍した信号３．４に、Ｓ４Ｊを制御
電流とした遅延回路８の遅延時間は、それぞれ、ｔｄ′
のに倍、１／１倍と簡単かつ正確に決定するからである
。

なお、この実施例で述べた遅延装置と遅延回路は各々独
立した関係であり、例えば第１図で示した遅延装置に、
必ずしも第３図で示した遅延回路を用いる必要はなく、
制御電流量で遅延時間が決定する遅延回路であれば、ど
のような遅延回路を用いてもよい。

また、基準信号ＳＯと出力信号Ｓ７との位相差を直接交
流信号として出力できる位相比較器を用いれば、チャー
ジポンプ２は必要ない。

（発明の効果） 以上説明したように、この発明の遅延回路はバイポーラ
トランジスタで構成されているため、微小な遅延時間を
設定することができる。

また、この発明の遅延装置は、入力信号を基準信号とし
た遅延回路群の出力信号と基準信号との同期をとるため
、基準信号の波形は任意となり、基準信号のデユーティ
−を５０％にする必要はない。

【図面の簡単な説明】

第１図はこの発明の一実施例である遅延装置を示すブロ
ック構成図、第２図は第１図で示した遅延装置の動作を
示すタイミング図、第３図はこの発明の一実施例である
遅延回路を示す回路図、第４図は第３図で示した遅延回
路の制御電流量と遅延時間の関係を示すグラフ、Ｎ５図
はこの発明の他の実施例である遅延装置を示すブロック
構成図、第６図はこの発明の他の実施例である遅延回路
を示す回路図、第７図は第６図で示した遅延回路の動作
を示すタイミング図、第８図は従来の遅延装置を示した
ブロック構成図、第９図は従来の位相比較器とチャージ
ポンプを示した回路図、第１０図は従来の遅延回路を示
した回路図である。 図において、１は位相比較器、３はローパスフィルタ、
４はｖ−■変換回路、７は遅延回路群、８は遅延回路、
Ｑ３〜Ｑ６．ＱＩＯ，Ｑｌ　１〜Ｑ１７、Ｑ２０はバイ
ポーラトランジスタ、ＳＯは基準信号、Ｓ７は遅延回路
群７の出力信号である。 なお、各図中同一符号は同一または相当部分をポす。 代理人　　　大　　岩　　増　　維 第 図 ７−−−−握廷回外群 ８−−−−−芝延回外 ０３〜Ｑ６．ＱＩＯ−−−−　ノー”４〆−ｙｌ−ラソ
Ｖ’ｘ７第 図 第 図 第 図 第 図 第 図

Claims (2)

【特許請求の範囲】
1. （１）バイポーラトランジスタにより構成され、制御電
   流が回路内の容量の充放電に要する時間分、入出力間に
   信号伝播遅延を生じさせることを特徴とする遅延回路。
2. （２）制御電流量により遅延時間が決定する遅延回路の
   直列接続により構成され、その入力信号として所定周波
   数の基準信号を取込む遅延回路群と、 前記基準信号と前記遅延回路群の出力信号との位相差を
   検出して位相差検出信号を出力する位相比較器と、 前記位相差検出信号を直流電流に変換して該直流電流を
   、前記遅延回路群における前記遅延回路の前記制御電流
   として出力する手段とを備えた遅延装置。