JPH0255975B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は立上り縁及び立下り縁を交互に有し、
各立上り縁に第１の時間隔が、各立下り縁に第２
の時間隔が後続する反復入力信号を分周する装置
であつて、非整数の除数ｆ＝Ｎ−１／２での分周を 達成するために、 入力信号用の第１接続端子と、 出力信号用の第２接続端子と、 各々クロツク信号入力端子と少くとも１個のデ
ータ信号入力端子と少くとも１個のデータ信号出
力端子を有するｎ個のダイナミツク双安定素子を
具え（ここで2ⁿ＞2N−１）、これら双安定素子の
少なくとも１個のデータ信号出力端子を少なくと
も１個の他の双安定素子の信号入力端子に接続し
て成るカウンタ回路とを具えて成る分周装置に関
するものである。

この種の装置は、１つの交流電圧信号源から１
つ以上の交流電圧を取り出す必要があるときであ
つてその信号源の交流電圧の周波数が得るべき交
流電圧の少なくとも１つの周波数の整数倍でない
ときに屡々用いられる。

この必要は、メモリに記憶されたデータをテレ
ビジヨン受信機の表示スクリーン上に表示すると
きに屡々生ずる。この場合にはラインおよびフレ
ーム同期信号（およびできれば更に色副搬送波の
ような他の補助信号）を同期回路において局部搬
送波発生器から取り出す必要がある。

斯る表示装置の例としてはビデオゲームやテレ
テキストおよび／またはビユーデータ装置のアダ
プタ回路（受信機に組み込まれているかいないか
は問わない）がある。

上述した種類の分周装置は米国特許第3896387
号明細書から既知であり、その第３、第５および
第７図に、３個の双安定素子を具え、２１／２，３ １／２および５１／２の除数を有する分周器が示されて いる。入力信号は周期的なものでも、周期的なも
のでなくてもよい。既知の回路では入力信号が所
定のカウント位置において反転される。ある状態
においては妨害を発生し得る短かい信号パルスが
回路内に発生しやすい（例えば前記特許明細書の
第４図ｂ，ｃ：第５図ｂ：第８図ｂ参照）。種々
の回路素子における種々の信号の種々の遅延伝送
時間がかかる短パルスの形状に影響し、回路が妨
害に影響されやすいものとなる。更に、既知の回
路では出力信号は単一の双安定素子の位置から直
接取り出される。このことは設計に制約を加える
ため、所定の除数について解を実現するのが困難
となる。ここで、“信号入力”とはクロツク信号
入力とデータ信号入力の何れかを意味する。

本発明の目的は上述したような短信号を発生し
ないとともに種々の除数に対する装置の設計が簡
単な上述した種類の分周装置を提供せんとするに
ある。本発明は、この目的のために、前記カウン
タ回路の少なくとも１個の双安定素子（以後第１
の双安定素子という）はそのクロツク信号入力端
子を論理素子を介することなく前記第１接続端子
に直接接続して立上り縁でのみ駆動し得るものと
し、前記双安定素子の少なくとも１個の他の双安
定素子（以後第２の双安定素子という）はそのク
ロツク信号入力端子を論理素子を介することなく
前記第１接続端子に直接接続して立下り縁でのみ
駆動し得るものとし、このカウンタ回路は4N−
２個の順次の第１および第２時間隔中に4N−２
個のカウント位置のカウントサイクルを終了し
て、１カウントサイクル中におけるＮ−１個の第
１時間隔中の全てのカウント位置が互に異なると
共にＮ−１個の第２時間隔中の全てのカウント位
置が互に異なるようにし、且つ１カウントサイク
ル中に少くとも２対の互に等しいカウント位置が
発生すると共にその少くとも１対は連続する１対
の第１および第２時間隔中に発生するよう構成し
たことを特徴とする。ダイナミツク双安定素子と
は、ここではその状態をそのクロツク入力端子に
おける単一の信号エツジの制御の下で変化するこ
とができ、データ入力端子における信号の状態に
支配される素子を意味する。かかる素子の例とし
てはJKフリツプフロツプおよびダイナミツクＤ
フリツプフロツプがある。他の可能な例としては
信号入力端子における信号エツジによりその前の
状態と無関係に予定の状態になるスタチツク素子
がある。この例としてはSRフリツプフロツプお
よびスタチツクＤフリツプフロツプがある。本発
明によるカウンタ回路は、１カウントサイクル当
り次の３種類のカウント位置を取り得る。

ａ 連続的に２つの等しい位置 ｂ 偶数個の他の位置で離間された２つの互に等
しい位置 ｃ サイクル内の他の全ての位置と異なる唯一の
位置 必要に応じ、出力デコーダにより出力信号の波
形を例えば良好な対称波形にすることができる。
以上の説明においてＮは１より大の整数を示すこ
と勿論である。

本発明を更に詳しく説明する。

カウンタ回路の双安定素子はチエンジ・バイ・
ワンコードに従つてカウントするように接続する
のが好適である。かかるカウンタ回路の設計は容
易である。更に、この場合には短信号パルス（第
１および第２時間隔より短かい）は完全に除去さ
れる。

2N−１＞2^n-1とするのが好適である。この場
合比較的少数の双安定素子から成る安価なカウン
タ回路が得られる。ある場合には“追加”の双安
定素子を組込むのが有利である。

各双安定素子のクロツク入力端子を前記第１接
続端子に接続し、その少くとも１個のデータ信号
出力端子を少なくとも１個の他の双安定素子の少
くとも１個のデータ信号入力端子に接続するのが
好適である。かかるカウンタ回路は完全に同期し
て作動し、妨害に影響されにくい。

カウンタ回路には少くとも１個の第３の双安定
素子を設け、第１／第２双安定素子の少くとも１
個のデータ信号入力端子を少くとも１個の他の第
１、第２又は第３双安定素子の少くとも１個のデ
ータ信号出力端子に結合し、各第３双安定素子の
クロツク入力端子は少くとも１個の他の第１、第
２又は第３双安定素子の少くとも１個のデータ信
号入力端子に結合するのが好適である。かかる部
分的に非同期動作するカウンタ回路も所望の結果
をもたらす。

本発明は、周期的交流電圧を発生する電圧発生
回路と該交流電圧からテレビジヨン受信機に必要
とされるラインおよび同期信号を取り出す同期回
路とを具え、テレビジヨン受信機の表示スクリー
ン上にメモリ内に蓄えられた画像を表示する電気
回路にも関するものであり、本発明ではその同期
回路に上述の分周装置を少なくとも１個設け、そ
の入力信号用接続端子を電圧発生回路の出力端子
に接続し、その出力信号用接続端子からライン同
期信号並びにフレーム同期信号の整数倍の出力信
号を発生し得るようにする。従つて、本発明は
PAL方式またはNTSC方式に従つて動作するテ
レビジヨン受信機に有利に使用することができ
る。

図面につき本発明を説明する。

第１図は３個の双安定素子から成るカウンタ回
路を設計する際に使用する図を示す。各双安定素
子は入力信号のエツジで切換えられ、例えば２個
の素子は正方向エツジ（立上り縁）で、第第３の
素子は負方向エツジ（立下り縁）で切換えられ
る。表記を簡単とするため、これら３個の双安定
素子に“値”１、２および４をそれぞれ割当て
る。第１図はチエンジ・バイ・ワンコード（すな
わち入力信号の各エツジに応答して１個の双安定
素子しか状態を変化し得ないコード）に制限して
ある。左上の表は得られる数値を示す。この表の
左欄は８つの可能な状態を示す。第２欄は左欄の
対応する状態から負エツジ制御で得ることができ
る２つの状態を示す。例えば左欄の状態“５”か
らは状態“１”および“５”のみを得ることがで
きる。第３欄は左欄の対応する状態から正エツジ
制御で得ることができる３つの状態を示す。例え
ば、左欄の状態“３”からは状態“１”、“２”お
よび“３”のみを得ることができ、状態０および
４〜７は得ることができない（これは、状態０は
２つの双安定素子の状態変化を必要とし、状態４
〜７は上位桁の双安定素子（負エツジに応答）の
状態変化を必要とするからである）。“正エツジ”
および“負エツジ”の意味は以上の説明において
交換してもよいこと勿論である。第１図には更に
相互につながる状態の経路をツリー構造で示す。
最上段は状態“０”を示す。次の段はこの状態か
ら負エツジ制御で得られる状態“４”を示す。第
３段は状態“４”から正エツジ制御により得られ
る状態“５”および“６”を示す。第４段は第３
段の各状態から負エツジ制御で得られる状態
“１”、“５”および“２”、“６”を示す。以下第
７段まで同様である。この図はＡ〜Ｒで示す18通
りの可能な経路を示す。このツリー構造は２つの
順次の段に“対”が生ずるか否かに応じて２種類
の経路に分かれる（例えば左側の経路Ａは
0451157で“対”が生じ、経路Ｄは0451376で
“対”が生じない）。

第２図はｆ＝２１／２またはｆ＝３１／２の分周器を 実現するカウントサイクルの状態を示す。これは
２つの方法で実現することができる。先ず最初、
連続する同一状態の対や他の状態で分離された２
つの同一状態を含まない１つの経路を両方向にた
どるようにすることができる。第４行は経路Ｄの
往復から成るサイクルDDを示す。これは対称カ
ウントサイクルとなる。更に、２つの異なる経路
を組み合わせることができ、これは、これらの経
路が同一の“対”を含まず、更に第７段において
互に等しい状態もしくは互から直接得られる状態
（すなわち０−４、１−５、２−６、３−７）を
有する場合に可能である。可能なサイクルの総数
は図示の10個である。チエンジ・バイ・ワンコー
ドの制限がなくても所要のサイクルを得ることが
でき、この場合には例えば第３段において状態
“７”も許容されるため、可能なサイクルの数が
更に増大する。屡々チエンジ・バイ・ワンコード
の例について述べるが、これは状態のデコードを
いわゆる“ハザード”や“レーシング状態”を生
ずることなく実現できるためである。かかる“レ
ーシング状態”の一例は同一のクロツク瞬時に０
から１へおよび１から０へ変化する信号が入力す
るORゲートにより発生される。すなわち、これ
ら信号のそれぞれの遅延時間に応じてORゲート
は短時間の間論理値“０”を供給したり供給しな
かつたりする。チエンジ・バイ・ワンコードを使
用すると、かかる“レーシング状態”は起らな
い。

しかし、カウンタがチエンジ・バイ・ワンコー
ドに従つてカウントしなくても問題はない。この
場合には特定のカウンタまたは特定の波形の出力
信号に対し簡単なデコード装置を使用して上述の
問題を除去することができる。

図示のツリー構造から、ｆ＝２１／２の分周器を 同様にして、すなわち第１図のツリー構造の最初
の５段を用いることにより導出することができ
る。第２図に４つの可能な例を示す。経路04513
は“Ｂ”と示してあるが“Ｄ”とした方が良いか
もしれない。

最後に、１１／２の分周器も３個の双安定素子に より構成することができる。この場合には
“045540”と“046640”のサイクルの２つの可能
な例があるだけである。このサイクルは１個の双
安定素子が終始その状態を変化しないために単純
である。

045640および045740のような非チエンジ・バ
イ・ワンコードは、同時に２個の双安定素子が作
動動するため単純ではなく几長である。047740の
サイクルは単純である。それは値“２”を有する
素子が関係しないためである。しかし、１１／２の 分周器は２個の双安定素子で実現することができ
る。

チエンジ・バイ・ワンコードに制限した場合に
おけるｆ＝２１／２およびｆ＝３１／２の分周器のカウ ントサイクルの全ての可能な例を第２図に示す。
第２図とは異なるサイクルの分周器を導出し得る
が、これらは第２図のものと物理的には類似す
る。例えば、サイクルMMの分周器はサイクル
DDの分周器から、下位の２個の双安定素子の値
を交換するだけで（状態１、２、５および６が
２、１、６および５にそれぞれ変換される）導出
することができる。双安定素子の状態を反転する
と他の可能性も存在する。最下位素子についてこ
れを行なう場合、“変換ルール”は０、１、２、
……７→１、０、３、２…、６になる。

同じことを２個以上の双安定素子に対し行なう
ことができる。以上から明らかなようにサイクル
の逆転は新しい解決を提供しない。例えばＦ−Ｋ
サイクル“0455732640”は、サイクルを逆転する
と共に下位の２つの双安定素子の値を交換するこ
とにより“0451376640”、すなわちサイクルＢ−
Ｄに変えることができる。

同様に、第３図は同一瞬時における２つの双安
定素子の状態変化を許容し得る場合のｆ＝２１／２ の分周器に対する可能な全経路を示す。これら経
路ｂ、ｄ、ｆ、ｉ、ｋ、ｌ、ｍ、ｎ、ｏは第１図
にはない。この場合には次の９つの追加のサイク
ルai、an、bb、bl、ho、dl、do、em、kkが可能
であるため第１図のものとあわせて13のサイクル
が可能となる。他のサイクルは上述の値の変換に
より得られる。例えばffは下位の２つの双安定素
子の値を交換することによりbbに対応する。

第４図の第１欄は全ての２１／２分周器のカウン トサイクルの状態を示す。第２欄は双安定素子と
してJKフリツプフロツプを使用した場合の第３
図の経路の記号を示す。３個の双安定素子は桁の
順にＡ、Ｂ、Ｃで表わす。双安定素子Ｃは双安定
素子Ａ、Ｂと比較して“他の”クロツクパルスエ
ツジに応答する。J_AはJ_Kフリツプフロツプから成
る双安定素子ＡのＪ入力端子に供給される信号を
示し、K_A欄は双安定素子ＡのＫ入力端子に供給
される信号を示す。同様にJ_B〜K_Cの４つの欄は
双安定素子ＢおよびＣに対する入力信号を示す。
最後から２番目の欄は出力デコーダで実現すべき
所望の論理機能を示す。これはより対称な出力信
号が望まれることが屡々あるためである。より対
称とは出力信号の値“１”と値“０”とが略々同
一の長さを有することを意味し、２１／２の分周器 の場合には最良の結果は２：３である。必要に応
じ、低域通過フイルタを後続させて更に改善する
ことができる。ai、an、emの３つの場合には出
力デコーダは不要で、１つの双安定素子からの出
力信号をそのまま使用或は低域通過フイルタに供
給することができる。最後の欄はフリツプフロツ
プ間の接続および出力デコーダの実現に必要とさ
れる論理ゲートの数を示す。

第５ａ，５ｂ図はboおよびdlの場合のカウンタ
の10カウント中の３個の双安定素子の状態“４”、
“２”、“１”の変化を示す。第６ａ，６ｂ図は物
理的な構成を示す。第６ａ図はboの場合に対応
し、フリツプフロツプ（JK）２２，２４，２６
と、入力端子２０と、ORゲート２８およびAND
ゲート３０から成る出力デコーダとを具え、出力
信号を出力端子３２に発生する。第６ｂ図はdlの
場合に対応し、フリツプフロツプ３６，３８，４
０と、入力端子３４と、ORゲート４２および
ANDゲート４４を具える出力デコーダとを具え、
出力信号を出力端子４６に発生する。この場合に
はORゲート４２はフリツプフロツプ３６の入力
信号を発生するのにも使用される。

第７図は特に第２図のDDに対応するｆ＝３
１／２の分周器の１カウントサイクルにおける３個 のフリツプフロツプの状態の変化を示す。その下
に出力デコーダで実現すべき機能を示す（プライ
ム記号は反転値を示す）。この場合には２１／２の分 周器の場合より良好な出力信号の対称性が得ら
れ、１と０の時間隔は３：４となる。

第８図は５個の双安定素子Ａ〜Ｅ（値16、１、
２、４および８を有する）を具えるカウンタの
DDの場合に対する半サイクルを示す。この図は
チエンジ・バイ・ワンコードにおいて順次に得ら
れる31の状態を示す。残りの半サイクルは逆方向
に行なわれる。従つて、１サイクルは31の各状態
を１対づつ含む62の状態を有する（00001＝８は
含まない）。最後から２番目の段は出力デコーダ
で行なわれる機能を示し、最後の段は出力信号を
示す。その“１”および“０”期間は15：16であ
る。かくして31：２＝15１／２の分周器が形成され る。これより小さな除数の分周器も容易に形成す
ることができる。11１／２の分周器の場合は、第１ 半サイクルを23番目の状態で終了させればよい。
この場合出力デコーダもこれに適応させる必要が
ある。

大きな除数に対応するサイクルから小さな除数
に対応するサイクルを形成する他の方法は次の通
りである。互に等しい状態ではさまれた連続する
１対の同一状態をサイクルから省略する。例え
ば、第２図においてサイクルAJから１対の状態
１，１または２，２（或いはその両方）を省略す
ることができる。同様に、連続する２つの同一状
態が互に等しい状態ではさまれていない場合にも
この２つの状態を省略することができる。例えば
第２図のサイクルFOから状態５，５または６，
６（あるいはその両方）を除去することができる。
この場合、場合によりチエンジ・バイ・ワンコー
ドサイクルをチエンジ・バイ・モア・ザン・ワン
コードサイクルに切換えることができる。

JKフリツプフロツプとしては標準的な素子を
使用することができる。前記表は、正エツジに応
答するJKフリツプフロツプは通常いわゆるＪ
フリツプフロツプとして構成されること考慮に入
れてない。

例えば、第５ａ図において“４”フリツプフロ
ツプとしてこのタイプのフリツプフロツプを選択
し、“２”および“１”フリツプフロツプとして
負エツジに応答するタイプのフリツプフロツプを
選択した場合、第３図においてK_A＝１の代りに
Ｋ_A＝０を使用する必要がある。

適当なフリツプフロツプの例としては２個の
“ポジテイブエツジ”Ｊフリツプフロツプを具
えるSignetics 54109および２個の“ネガテイブ
エツジ“JKフリツプフロツプを具えるsignetics
54112がある。

これらフリツプフロツプの説明および真理値表
はフイリツプスデータブツク、“Signetics
integrated circuits”、Vol.“Logic−TTL”、
1978年、P176〜180に公表されている。

第９ａ図は部分非同期原理に従つて作動する２
１／２分周器を示す。この分周器はクロツク信号入 力端子１００と、３個のフリツプフロツプ１０
２，１０４，１０６と、２入力ORゲート１０８
と、出力端子１１０から成る。フリツプフロツプ
１０２はクロツクパルスの正エツジに応答し、フ
リツプフロツプ１０４はクロツクパルスの負エツ
ジに応答し、フリツプフロツプ１０６はORゲー
ト１０８の出力信号の負エツジに応答する。特
に、フリツプフロツプ１０２，１０６はＪフリ
ツプフロツプとして構成し、フリツプフロツプ１
０４はJKフリツプフロツプとして構成する。第
９ｂ図は第９ａ図の２１／２分周器の１サイクル中 の10状態を示す。各正クロツクパルスエツジ後の
状態は互に等しくない。同じことが負クロツクパ
ルスエツジ後の状態についても言える。更に、２
個の連続する同一状態が２対生ずる。

上述の説明と並行して第９ｃ図に３個のフリツ
プフロツプにより得ることができる０を出発点と
する論理ツリー構成図を示す。左欄は１サイクル
中の10状態の番号とクロツクパルスエツジの方向
を示す。例えば、状態０から負エツジ応答により
状態６および状態２が得られる。状態０から状態
２への変化は第９ｂ図のサイクルの逆であつて、
これが可能であることは別に説明を要しないであ
ろう。次の正エツジ応答により、状態６から状態
６および７が得られる。図は１サイクル10状態の
全ての可能な例を示す。第９ｂ図の最下段の波形
は可能な例の出力信号を示す。

第９ｃ図のサイクル〜に対しフリツプフロ
ツプＡ、Ｂ、Ｃに必要とされる入力信号（JA、
ＫＡ、JB、KB、CKC）と、対称出力信号のた
めの出力デコーダの機能（Ｕ）を第９ｄ図に示
す。この図の最終欄は出力デコーダに必要とされ
る論理ゲートとフリツプフロツプの駆動に必要と
される論理ゲートの個数を示す。本例では分周器
の同期制御部をチエジ・バイ・ワンコードに従つ
てのみカウントするようにできるが、前述の説明
から見てこれは不必要な限定である。

最後に、Ｎ−１／２分周器を簡単に構成する方法 について説明する。ｎ個のフリツプフロツプ（例
えばｎ＝４）の場合、ｎ−１個のフリツプフロツ
プに対するグレーによる完全なチエンジ・バイ・
ワンコード（いわゆるグレーコード）は04513762
（第１群の状態）である。次の第２群の状態を第
１群の逆の順序の状態で形成する。次の第３群を
第２群から状態“０”を抜いて形成し、次の第４
群を第１群から状態“０”を抜いて形成する。従
つて、この場合30状態のサイクルは次のようにな
る。

045137622673154026731544513762 フリツプフロツプ(D)に対するクロツク信号は他
の３個のフリツプフロツプ（Ａ、Ｂ、Ｃ）の状態
からCKD＝A′・B′・C′（AND機能）として形成
し、このフリツプフロツプは負エツジに応答させ
る。この場合、このカウンタのカウントサイクル
は次のようになる。

０ 12 13 ９ 11 15 14 10 10 14 15 11 ９
13 12 826731544513762 最終（JK）フリツプフロツプ(D)は最初の15状
態の間“１”状態になり、次の15状態の間“０”
状態になる。これがため、この例は７１／２分周器 になり、出力信号は最終フリツプフロツプの駆動
信号に等しい。同一状態の対を除去することによ
り除数を減少させることができる。例えば10−10
および４−４を省略すると６１／２分周器になる。

種々のフリツプフロツプ段の制御は、第９ｂ図に
おいて２１／２分周器の場合について説明したので、 簡潔のため詳細な説明は省略する。

同様に１個以上の非同期制御フリツプフロツプ
を用いることができる。制限は、少くとも１個の
フリツプフロツプが正クロツクパルスエツジに応
答し、少くとも１個のフリツプフロツプが負クロ
ツクパルスエツジに応答し得るようにすることだ
けである。

【図面の簡単な説明】

第１図は本発明によるカウンタ回路の設計に使
用する図の一例を示す図、第２図は第１図に基づ
くカウンタのカウントサイクルの状態変化を示す
図、第３図は第１図の設計に使用する図の他の例
を示す図、第４図は第３図に基づくカウンタのカ
ウントサイクルの状態変化を示す図、第５ａ，５
ｂ図は第４図に基づくカウンタの個々の双安定素
子の状態を示す図、第６ａ，６ｂ図は第５ａ，５
ｂ図の２１／２分周器の構成図、第７図は第２図に 基づく３１／２分周器の各フリツプフロツプの状態 を示す図、第８図は大分周比の分周器の各フリツ
プフロツプの状態を示す図、第９図は部分的に非
同期の分周器の説明図である。 Ａ−Ｊ，Ａ−Ｑ……，Ｆ−Ｏ；cc，ch，……，
em；，……，…カウントサイクル、２０
…入力端子、２２，２４…正エツジ応答JKフリ
ツプフロツプ、２６…負エツジ応答JKフリツプ
フロツプ、２８，３０…デコーダ回路、３２…出
力端子、３４…入力端子、３６，３８…正エツジ
応答JKフリツプフロツプ、４０…負エツジ応答
JKフリツプフロツプ、４２，４４…デコーダ回
路、４６…出力端子、１００…入力端子、１０
２，１０６…Ｊフリツプフロツプ、１０４…
JKフリツプフロツプ、１０８…ORゲート、１１
０…出力端子。

Claims (1)

1. 【特許請求の範囲】 １ 立上り縁及び立下り縁を交互に有し、各立上
   り縁に第１の時間間隔が、各立下り縁に第１の時
   間間隔とほぼ等しい第２の時間間隔が後続する反
   復入力信号を分周する装置において、該装置は、
   非整数の除数ｆ＝Ｎ−1/2での分周を達成するた
   めに、 入力信号用の第１接続端子と、 出力信号用の第２接続端子と、 カウンタ回路とを具え、 該カウンタ回路は各々クロツク信号入力端子と
   少なくとも１個のデータ信号入力端子と少なくと
   も１個のデータ信号出力端子を有するｎ個のダイ
   ナミツク双安定素子を具え（ここで2ⁿ＞2N−１
   ＞2^n-1）、前記双安定素子の少なくとも１個の双
   安定素子（以後第１の双安定素子という）を前記
   立上り縁で駆動されるものとすると共に前記双安
   定素子の少なくとも１個の他の双安定素子（以後
   第２の双安定素子という）を前記立下り縁で駆動
   されるものとし、前記双安定素子の各々の少なく
   とも１個のデータ信号出力端子を少なくとも１個
   の他の双安定素子の信号入力端子に接続し、前記
   第１の双安定素子のクロツク信号入力端子を論理
   素子を介することなく前記第１接続端子に直接接
   続すると共に、前記第２の双安定素子のクロツク
   信号入力端子を論理素子を介することなく前記第
   １接続端子に直接接続し、当該カウンタ回路は、
   反復入力信号の2N−１個の周期中に4N−２個の
   カウント状態を有するカウントサイクルであつ
   て、その2N−１個の第１時間間隔の各々が互に
   異なるカウント状態を有すると共に2N−１個の
   第２時間間隔の各々が互に異なるカウント状態を
   有し、且つ１サイクル中に少なくとも２対及び最
   大で2N対の互に等しいカウント状態を有すると
   ともにその少なくとも１対が連続する１対の第１
   及び第２時間間隔に位置するカウントサイクルを
   発生するようにしてあることを特徴とする分周装
   置。 ２ 特許請求の範囲第１項記載の装置において、
   前記カウンタ回路の双安定素子はチエンジ・バ
   イ・ワンコードに従つてカウントするよう接続し
   たことを特徴とする分周装置。 ３ 特許請求の範囲第１項又は第２項記載の装置
   において、前記双安定素子の各々のクロツク入力
   端子は前記入力信号用第１接続端子に接続し、そ
   の少なくとも１個のデータ信号出力端子を少なく
   とも１個の他の双安定素子の少なくとも１個のデ
   ータ信号入力端子に結合したことを特徴とする分
   周装置。 ４ 特許請求の範囲第１項又は第２項記載の装置
   において、前記カウンタ回路に少なくとも１個の
   第３の双安定素子を設け、第１及び第２の双安定
   素子の少なくとも１個のデータ信号入力端子を少
   なくとも１個の他の第１、第２又は第３の双安定
   素子の少なくとも１個のデータ信号出力端子に結
   合し、各第３の双安定素子のクロツク入力端子を
   少なくとも１個の他の第１、第２又は第３の双安
   定素子の少なくとも１個のデータ信号出力端子に
   結合したことを特徴とする分周装置。 ５ 特許請求の範囲第１項〜第４項の何れか一項
   記載の装置において、該装置に少なくとも２個の
   コーデイング信号入力端子と１個のコーデイング
   信号出力端子を有するコーデイング回路を設け、
   各コーデイング信号入力端子は双安定素子の対応
   するデータ信号出力端子に接続し、コーデイング
   信号出力端子をもつて装置の出力信号用接続端子
   を構成したことを特徴とする分周装置。 ６ 周期的交流電圧を発生する電圧発生回路と、
   該交流電圧からテレビジヨン受信機に必要とされ
   るライン及びフレーム同期信号を取り出す同期回
   路とを具え、メモリに蓄えられた画像データをテ
   レビジヨン受信機の表示スクリーン上に表示する
   電気回路において、前記同期回路は立上り縁及び
   立下り縁を交互に有し、各立上り縁に第１の時間
   間隔が、各立下り縁に第１の時間間隔にほぼ等し
   い第２の時間間隔が後続する反復入力信号を分周
   する少なくとも１個の分周装置を具え、該装置
   は、非整数の除数ｆ＝Ｎ−1/2での分周を達成す
   るために、 入力信号用の第１接続端子と、 出力信号用の第２接続端子と、 カウンタ回路とを具え、 該カウンタ回路は各々クロツク信号入力端子と
   少なくとも１個のデータ信号入力端子と少なくと
   も１個のデータ信号出力端子を有するｎ個のダイ
   ナミツク双安定素子を具え（ここで2ⁿ＞2N−１
   ＞2^n-1）、前記双安定素子の少なくとも１個の双
   安定素子（以後第１の双安定素子という）を前記
   立上り縁で駆動されるものとすると共に前記双安
   定素子の少なくとも１個の他の双安定素子（以後
   第２の双安定素子という）を前記立下り縁で駆動
   されるものとし、前記双安定素子の各々の少なく
   とも１個のデータ信号出力端子を少くとも１個の
   他の双安定素子の信号入力端子に接続し、前記第
   １の双安定素子のクロツク信号入力端子を論理素
   子を介することなく前記第１接続端子に直接接続
   すると共に、前記第２の双安定素子のクロツク信
   号入力端子を論理素子を介することなく前記第１
   接続端子に直接接続し、当該カウンタ回路は、反
   復入力信号の2N−１個の周期中に4N−２個のカ
   ウント状態を有するカウントサイクルであつて、
   その2N−１個の第１時間間隔の各々が互に異な
   るカウント状態を有すると共に2N−１個の第２
   時間間隔の各々が互に異なるカウント状態を有
   し、且つ１サイクル中に少なくとも２対及び最大
   で2N対の互に等しいカウント状態を有するとと
   もにその少なくとも１対が連続する１対の第１及
   び第２時間間隔に位置するカウントサイクルを発
   生するようにしてあり、前記入力信号用第１接続
   端子を前記電圧発生回路の出力端子に結合し、前
   記出力信号用第２接続端子からライン同期信号並
   びにフレーム同期信号の整数倍の出力信号を発生
   し得るようにしたことを特徴とする画像表示回
   路。