JPH0256112A - 周波数てい倍回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は周波数てい倍回路に関し、特に遅延回路と排他
的論理和回路とによって周波数てい倍を行なう回路に関
する。

〔従来の技術〕

従来、この種の周波数てい倍回路は、第５図の回路図に
示すものがある。すなわち、入力端子１をインバータ２
の入力に接続し、インバータ２の出力をインバータ２２
の入力に抵抗２１を介して接続し、このインバータ２２
の入力に、一端を接地したコンデンサ２３の他端を接続
し、インバータ２２の出力と入力端子からの入力を入力
する排他的論理和（ＥＸ−ＯＲ＞回路１０の出力を出力
端子１１に接続する構成となっていた。

〔発明が解決しようとする問題点〕

上述した従来の周波数てい倍回路は、入力周波数ｆ（Ｈ
ｚ）、抵抗２１の抵抗値ＲΩ、コンデンサ２３の容量Ｃ
（Ｆ）、インバータ２２の論理スレッショルド電圧■↑
Ｈ（Ｖ）、電源電圧Ｅ　（Ｖ）とすると、出力デユーテ
ィＤｒ（％）は次式で示される。

この式から出力デユーティＤｒは、Ｃ，Ｒ。

Ｖ７Ｈの製造バラツキの影響を直接受け、さらにｆ、Ｅ
の使用条件によっても変動を受けるといった重大の欠点
があった。

本発明の目的は、このような問題を解決し、出力デユー
ティがコンデンサの容量値、抵抗値等の製造バラツキに
影響されず安定に出力される周波数てい倍回路の提供す
ることにある。

〔問題点を解決するための手段〕

本発明の構成は、周期的信号の入力信号を遅延させる遅
延回路と、この遅延回路の出力信号と前記入力信号との
排他的論理和をとる排他的論理和回路とを有し、この排
他的論理和回路の出力を前記入力信号のてい倍出力とし
た周波数てい倍回路において、前記遅延回路が、定電流
源と接続され前記入力信号により切換えられるスイッチ
ング回路とこのスイッチング回路の出力端に並列接続さ
れる第１のコンデンサとからなる充放電回路と、この充
放を回路の出力端から第２のコンデンサを介して結合さ
れたコンデンサ結合増幅器とを備えることを特徴とする
。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の回路図、第２図はけ本実施
例の動作を示すタイミング図である。第１図で入力端子
１はインバータ２の入力に接続され、このインバータ２
の出力とＭＯＳトランジスタ３．４のゲートが接続され
る。また、定電流源５を電源Ｖｌ）ｏとＭＯＳトランジ
スタ３のソースとの間に接続し、定電流源６をＭＯＳト
ランジスタ４のソースと接地との間に接続し、ＭｏＳト
ランジスタ３．４の両ドレインを一端を接地したコンデ
ンサ７の他端と接続し、この両トレインからコンデンサ
８を介して増幅器９の入力端と接続し、入力端子１と増
幅器９の出力とを入力とする排他的論理和１０の出力を
出力端子１１と接続している。

本実施例の回路によれば、増幅器９の入力波形は、第２
図に示す様に、定電流源５，６の値とコンデンサ７の値
で定まる傾斜を持った三角波となるため、増幅器９の入
力ではそのスレッショルド電圧Ｖ７Ｈを境に傾斜部が対
称となり、てい倍出力はデユーティ５０％の出力波形と
なる。

なお、定電流値、コンデンサの容量値等に製造バラツキ
があっても、三角波の波高値を変化させるだけであり、
その傾斜部の対称性は損なわないので、出力デユーティ
はその影響を受けず、常に５０％となる。

第３図は本発明の第２の実施例の回路図である。本実施
例は、第１の実施例の定電流源５．６の代りに電圧制御
型定電流源５’、６’を用いて出力波形が５０％のデユ
ーティとなるようにフィードバック制御していることを
特徴とする。すなわち、入力端子１とインバータ２の入
力を接続し、インバータ２の出力とＭＯＳトランジスタ
３．４のゲートを接続し、一端を電源Ｖｒ、Ｄに接続し
た電圧制御定電流源５′の他端をＭＯＳ）ランジスタ３
のソースに接続し、一端を接地した電圧制御定電流源６
′の他端をＭＯＳトランジスタ４のソースに接続し、Ｍ
ＯＳトランジスタ３，４を両ドレンインと一端を接地し
たコンデンサ７の他端と、一端を増幅器９の入力と接続
したコンデンサ８の他端とを接続し、入力端子１と増幅
器９の出力を入力とする排他的論理和１０の出力を出力
端子１１とインバータ１２の入力に接続し、インバータ
１２の出力を入力とする積分器１３の出力を比較器１４
のプラス入力に接続し、基準電圧１５を比較器１４のマ
イナス入力に接続し、比較器１４の出力を入力とする積
分器１６の出力を電圧制御定電流源５’　、６’の電圧
制御入力に接続する。この基準電圧１５は電源電圧ＶＤ
Ｄの１／２としている。

この回路によれは、第４図の様に、出力端子１１のデユ
ーティが５０％を越えるときには、積分器１３の出力は
、基準電圧１５のＶ　ＤＤ／　２未満となり、比較器１
４の出力はロウレベルとなり、積分器１６の出力を徐々
に低下させる。この積分器１６の出力が低下すると、電
圧制御定電流源５’　、６’の電流値が小さくなり、遅
延時間が長くなりｄ３カデューティを５０％に近づける
ことができる。また、逆に出力デユーティが５０％を丁
形るときには、前述の場合と全く反対の動作をし、積分
器１６の出力が徐々に上昇し、電圧制御定電流源５’、
６’の電流値を大きくし、遅延時間が短くなり、出力デ
ユーティを５０％に近づけることができる。

〔発明の効果〕

以上説明したように本発明は、コンデンサの充放電を定
電流源で行ない、その出力三角波をコンデンサ結合増幅
し、入力信号と増幅器出力の排他的論理和をとることに
より、定電流値、コンデンサの容量値等の製造バラツキ
や使用条件によらず、出力デユーティがほぼ５０％の周
波数でい倍回路を得ることができるという効果がある。

【図面の簡単な説明】

第１図、第３図は本発明の周波数てい倍回路の第１およ
び第２の実施例の回路図、第２図、第４図は第１図およ
び第３図の動作タイミング図、第５図は従来の周波数て
い倍回路の一例の回路図である。 １・・・入力端子、２．１２．２２・・・インバータ、
３．４・・・ＭＯＳトランジスタ、５．６・・・定電流
源、５’、６’・・・電圧制御型定電流源、７，８゜２
３・・・コンデンサ、９・・・増幅器、１０・・・排他
的論理和回路、１１・・・出力端子、１３．１６・・・
積分器、１４・・・比較器、１５・・・基準電源、２１
・・・抵抗。

Claims (2)

【特許請求の範囲】
1. （１）周期的信号の入力信号を遅延させる遅延回路と、
   この遅延回路の出力信号と前記入力信号との排他的論理
   和をとる排他的論理和回路とを有し、この排他的論理和
   回路の出力を前記入力信号のてい倍出力とした周波数て
   い倍回路において、前記遅延回路が、定電流源と接続さ
   れ前記入力信号により切換えられるスイッチング回路と
   このスイッチング回路の出力端に並列接続される第１の
   コンデンサとからなる充放電回路と、この充放電回路の
   出力端から第２のコンデンサを介して結合されたコンデ
   ンサ結合増幅器とを備えることを特徴とする周波数てい
   倍回路。
2. （２）定電流源が電圧制御型定電流源であり、この定電
   流源が出力波形を積分した電圧により制御されたもので
   ある請求項１記載の周波数てい倍回路。