JPS5948568B2 - フリツプフロツプ回路 - Google Patents
フリツプフロツプ回路Info
- Publication number
- JPS5948568B2 JPS5948568B2 JP54115626A JP11562679A JPS5948568B2 JP S5948568 B2 JPS5948568 B2 JP S5948568B2 JP 54115626 A JP54115626 A JP 54115626A JP 11562679 A JP11562679 A JP 11562679A JP S5948568 B2 JPS5948568 B2 JP S5948568B2
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- JP
- Japan
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- input
- signal
- reset
- level
- capacitor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000003990 capacitor Substances 0.000 claims description 25
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Description
【発明の詳細な説明】
本発明は全く新規なリセット優先型のフリップフロップ
回路に関し、特にディジタル型位相比較器の構成回路と
して用いた場合に低電圧、低電力で動作させ得るように
ＣＭＯＳ化したフリップフロップ回路を提案したもので
ある。
回路に関し、特にディジタル型位相比較器の構成回路と
して用いた場合に低電圧、低電力で動作させ得るように
ＣＭＯＳ化したフリップフロップ回路を提案したもので
ある。
以下本発明をその実施例を示す図面に基いて詳述する。
第１図において１はＰ型のＭＯＳ ＦＥＴ１１．１２
及びＮ型のＭＯＳ ＦＥＴ１３．１４からなるスイッ
チ回路であり、ＦＥＴ１４としてはゲインファクタの小
さいものが用いられている。
及びＮ型のＭＯＳ ＦＥＴ１３．１４からなるスイッ
チ回路であり、ＦＥＴ１４としてはゲインファクタの小
さいものが用いられている。
２はスイッチ回路１によって充放電を制御されるコンデ
ンサ、また３はフリップフロップであり、いずれもＣＭ
ＯＳのＡＮＤゲート３０及びＮＯＲゲート３１．３２か
らなる。
ンサ、また３はフリップフロップであり、いずれもＣＭ
ＯＳのＡＮＤゲート３０及びＮＯＲゲート３１．３２か
らなる。
第１〜第３のＦＥＴ１１．１２，１３は固定電源と基板
電位との間にこの順に直列接続され、ＦＥＴ１２と１３
との接続点と、基板電位との間には第４のＦＥＴ１４及
びコンデンサ２が、ＦＥＴ１３と並列となるように接続
されている。
電位との間にこの順に直列接続され、ＦＥＴ１２と１３
との接続点と、基板電位との間には第４のＦＥＴ１４及
びコンデンサ２が、ＦＥＴ１３と並列となるように接続
されている。
ＦＢＴｌｌ、１２の接合ゲートは前記固定電源に接続さ
れ、またＦＥＴ １３ 。
れ、またＦＥＴ １３ 。
１４の接合ゲートは基板電位にしである。
Ｓ及びＲは夫々セット信号及びリセット信号の入力端子
であって、セット信号入力端子ＳはＦＥＴ１１゜１４の
絶縁ゲート及びＡＮＤゲート３０の一方の入力端子に接
続されており、リセット信号入力端子ＲはＦＥＴ１２，
１３の絶縁ゲート及びＮＯＲゲート３２の一方の入力端
子に接続されている。
であって、セット信号入力端子ＳはＦＥＴ１１゜１４の
絶縁ゲート及びＡＮＤゲート３０の一方の入力端子に接
続されており、リセット信号入力端子ＲはＦＥＴ１２，
１３の絶縁ゲート及びＮＯＲゲート３２の一方の入力端
子に接続されている。
そしてコンデンサ２の固定電源側（ＦＥＴ１２側）電極
はＡＮＤゲート３０の他方の入力端子に接続されている
。
はＡＮＤゲート３０の他方の入力端子に接続されている
。
フリップフロップ３はＲ−Ｓフリップフロップを構成す
るように接続したＮＯＲゲート３１゜３２と、ＮＯＲゲ
ート３１の一方の入力端子にその出力端子を接続したＡ
ＮＤゲート３０とから構成されており、前述の如く接続
したことによって、セット信号入力端子Ｓ及びリセット
信号入力端子Ｒに夫々加えられるべきセット信号及びリ
セット信号と、コンデンサ２の固定電源側電極に現れる
その電位を３つの入力とし、ＮＯＲゲート３１及び３２
夫々の出力端子を夫々相補的な出力端子Ｑ及びＱとして
いる。
るように接続したＮＯＲゲート３１゜３２と、ＮＯＲゲ
ート３１の一方の入力端子にその出力端子を接続したＡ
ＮＤゲート３０とから構成されており、前述の如く接続
したことによって、セット信号入力端子Ｓ及びリセット
信号入力端子Ｒに夫々加えられるべきセット信号及びリ
セット信号と、コンデンサ２の固定電源側電極に現れる
その電位を３つの入力とし、ＮＯＲゲート３１及び３２
夫々の出力端子を夫々相補的な出力端子Ｑ及びＱとして
いる。
紙上の如く構成された本発明回路の動作を第２図に基い
て説明する。
て説明する。
まずセット信号、リセット信号ともに現れていない（端
子Ｓ、Ｒが“Ｌ″レベルある）ものとする。
子Ｓ、Ｒが“Ｌ″レベルある）ものとする。
この状態ではＦＥＴ１１，１２はオンしＦＥＴ１３，１
４はオフしているのでコンデンサ２は充電されており、
その電位■は“Ｈ１ルベルにある。
４はオフしているのでコンデンサ２は充電されており、
その電位■は“Ｈ１ルベルにある。
一方端子Ｓは“Ｌ ｔ＋レベルであるのでＡＮＤゲート
３０の出力は“Ｌ ９ルベルとなり、またＮＯＲゲート
３２の前記一方の入力端子に連なる端７Ｒも“Ｌ ｎレ
ベルであるので、出力端子Ｑ及びｑは夫々“Ｌ １７及
び“Ｈｊｌレベルの状態、即ちリセット状態をとり得る
ことになる。
３０の出力は“Ｌ ９ルベルとなり、またＮＯＲゲート
３２の前記一方の入力端子に連なる端７Ｒも“Ｌ ｎレ
ベルであるので、出力端子Ｑ及びｑは夫々“Ｌ １７及
び“Ｈｊｌレベルの状態、即ちリセット状態をとり得る
ことになる。
而してセット信号が入力されて端子Ｓが“Ｈ１ルベルに
なると（■）、ＦｇＴｌｌがオフに、また１４がオンに
転じると共にＡＮＤゲート３０の端子Ｓ側入力が“′Ｈ
″レベルになり、その出力は“Ｈ”レベルに転じるので
、その立上り時点で端子Ｑ及びＱが夫々パＨ′″及び１
（Ｌ ｌ＋レベルとなりセット状態に転じる。
なると（■）、ＦｇＴｌｌがオフに、また１４がオンに
転じると共にＡＮＤゲート３０の端子Ｓ側入力が“′Ｈ
″レベルになり、その出力は“Ｈ”レベルに転じるので
、その立上り時点で端子Ｑ及びＱが夫々パＨ′″及び１
（Ｌ ｌ＋レベルとなりセット状態に転じる。
なお上述したところとは逆にセット信号が入力される前
に端子Ｑ及びＱが夫々“Ｈｔ＋及び“Ｌ”レベルにあり
、セット状態にあった場合にはセット信号の入力によっ
ても状態は変化せず、要するにいずれにしてもセット信
号の入力によりこの回路はセットされることになる。
に端子Ｑ及びＱが夫々“Ｈｔ＋及び“Ｌ”レベルにあり
、セット状態にあった場合にはセット信号の入力によっ
ても状態は変化せず、要するにいずれにしてもセット信
号の入力によりこの回路はセットされることになる。
−万ＦＥＴ１４がオンしたことによりコンデンサ２に充
電されていた電荷はＦＥＴ１４を通じて放電されるので
、電位■はＦＥＴ１４のオン抵抗にて定まる時定数で徐
々に低下していき、電位Ｖ即ちＡＮＤゲート３０の一人
力は“Ｌ”レベルに転じることになる。
電されていた電荷はＦＥＴ１４を通じて放電されるので
、電位■はＦＥＴ１４のオン抵抗にて定まる時定数で徐
々に低下していき、電位Ｖ即ちＡＮＤゲート３０の一人
力は“Ｌ”レベルに転じることになる。
次にセット信号が入力されている状態下でリセット信号
が入力されて端子Ｒが“）（９ルベルになると（■）、
ＮＯＲゲート３２の一人力が“Ｈ゛ルベルなるので、低
下していく電位ＶがＡＮＤゲート３０に“Ｈ”レベル、
′Ｌ′ルベルのいずれとして認識されているときにもこ
れとは無関係に出力端子Ｑ、Ｑは反転してリセット状態
になる。
が入力されて端子Ｒが“）（９ルベルになると（■）、
ＮＯＲゲート３２の一人力が“Ｈ゛ルベルなるので、低
下していく電位ＶがＡＮＤゲート３０に“Ｈ”レベル、
′Ｌ′ルベルのいずれとして認識されているときにもこ
れとは無関係に出力端子Ｑ、Ｑは反転してリセット状態
になる。
即ちリセットが優先されることになる。
なおリセット信号の入力によりＦＥＴ１２はオフに、ま
たＦＥＴ１３はオンに転じ、コンデンサ２に電荷が残留
しているときにはその放電がＦＥＴ１３を介しても行わ
れ、電位■は“Ｌ １ルベルと認識されるレベルにまで
急速に低下する。
たＦＥＴ１３はオンに転じ、コンデンサ２に電荷が残留
しているときにはその放電がＦＥＴ１３を介しても行わ
れ、電位■は“Ｌ １ルベルと認識されるレベルにまで
急速に低下する。
然るところセット信号が入力されている状態下で上記リ
セット信号が消滅して端子Ｓ及びＲが夫夫“Ｈ”及び“
Ｌ ｌ＋レベルになると（■）、ＮＯＲゲート３２の端
子Ｒ個入力は“Ｌ ｎレベルになるが、ＦＥＴ１１がオ
フしているためにコンデンサ２は充電されず電位■はｊ
（Ｌ １ルベルのままであるから出力端子Ｑ、Ｑはその
まま４ Ｌ Ｉ＋。
セット信号が消滅して端子Ｓ及びＲが夫夫“Ｈ”及び“
Ｌ ｌ＋レベルになると（■）、ＮＯＲゲート３２の端
子Ｒ個入力は“Ｌ ｎレベルになるが、ＦＥＴ１１がオ
フしているためにコンデンサ２は充電されず電位■はｊ
（Ｌ １ルベルのままであるから出力端子Ｑ、Ｑはその
まま４ Ｌ Ｉ＋。
“Ｈ９ルベルを維持し、リセット状態が継続される。
つまりセット信号はその立上り時のみこのフリップフロ
ップ回路をセットするのに有効である。
ップ回路をセットするのに有効である。
このようにしてリセット状態が継続する間においてセッ
ト信号が消滅すると（■）、スイッチ回路１は当初の状
態に復帰するのでコンデンサ２への充電が開始され、電
位■は“Ｈ９７レベルになるが、ＡＮＤゲート３０のＳ
側入力は“Ｌ １ルベルになっているので、ＡＮＤゲ゛
−ト３０の出力はパＬ）レベルのままであり、リセット
状態がそのまま継続する。
ト信号が消滅すると（■）、スイッチ回路１は当初の状
態に復帰するのでコンデンサ２への充電が開始され、電
位■は“Ｈ９７レベルになるが、ＡＮＤゲート３０のＳ
側入力は“Ｌ １ルベルになっているので、ＡＮＤゲ゛
−ト３０の出力はパＬ）レベルのままであり、リセット
状態がそのまま継続する。
さて次にはこのリセット状態においてリセット信号が先
に入力された■）場合について考える。
に入力された■）場合について考える。
この場合にはＦＥＴ１３がオンし、コンデンサ２の充電
電荷は直ちにＦＥＴ１３を経て放電され、電位■は速や
かに低下する。
電荷は直ちにＦＥＴ１３を経て放電され、電位■は速や
かに低下する。
これによってＡＮＤゲート３０のコンデンサ２側入力は
“Ｌ′”レベルになるが、ＡＮＤゲート３０の出力は“
Ｌ ｎレベルのままで変らない。
“Ｌ′”レベルになるが、ＡＮＤゲート３０の出力は“
Ｌ ｎレベルのままで変らない。
従ってリセット状態がそのまま継続される。
而してリセット信号が入力されている間にセット信号が
入力されると、（■）、ＡＮＤゲート３０の端子Ｓ側入
力は“Ｈｎレベルになるが、上述のようにコンデンサ２
側入力、即ち電位■は“Ｌ ｎレベルのままであるので
リセット状態が継続される。
入力されると、（■）、ＡＮＤゲート３０の端子Ｓ側入
力は“Ｈｎレベルになるが、上述のようにコンデンサ２
側入力、即ち電位■は“Ｌ ｎレベルのままであるので
リセット状態が継続される。
そしてセット信号が人力されている間にリセット信号が
消滅した（■）場合にもリセット状態が継続することは
前述したところと同様である。
消滅した（■）場合にもリセット状態が継続することは
前述したところと同様である。
このように本発明のフリップフロップ回路はコンデンサ
２と、セット信号及びリセット信号が共に入力されてい
ない場合にＦＥＴ１１，１２を介してコンデンサ２を充
電し、リセット信号が入力された場合にＦＥＴ１３を介
して、またセット信号が入力された場合に第４のＦＥＴ
１４を介してコンデンサ２を放″亀させるようにしたス
イッチ回路１と、セット信号、リセット信号及びコンデ
ンサ２の電位を入力信号とし、コンデンサ２が充電され
ている場合においてセット信号が入力されたときにセッ
トされ、またリセット信号が入力されたときにリセット
され、コンデンサ２が充電されていない場合においてリ
セット信号が入力されたときにリセットされるフリップ
フロップ３とを具備し、セット信号の立上り時にセット
され、リセット信号により優先的にリセットされるよう
に構成したものである。
２と、セット信号及びリセット信号が共に入力されてい
ない場合にＦＥＴ１１，１２を介してコンデンサ２を充
電し、リセット信号が入力された場合にＦＥＴ１３を介
して、またセット信号が入力された場合に第４のＦＥＴ
１４を介してコンデンサ２を放″亀させるようにしたス
イッチ回路１と、セット信号、リセット信号及びコンデ
ンサ２の電位を入力信号とし、コンデンサ２が充電され
ている場合においてセット信号が入力されたときにセッ
トされ、またリセット信号が入力されたときにリセット
され、コンデンサ２が充電されていない場合においてリ
セット信号が入力されたときにリセットされるフリップ
フロップ３とを具備し、セット信号の立上り時にセット
され、リセット信号により優先的にリセットされるよう
に構成したものである。
なおセット信号の立下り時にセットされるように構成し
てもよい。
てもよい。
斜上の如く構成され動作する本発明のフリップフロップ
回路は、例えば第３図に示すように該回路Ａ、Ｂを２個
とＮＯＲゲートＣを１個を用いて、本願発明者等が既に
提案した（特願昭５２−５７１８８号）如きディジタル
型位相比較器を構成する場合に利用される。
回路は、例えば第３図に示すように該回路Ａ、Ｂを２個
とＮＯＲゲートＣを１個を用いて、本願発明者等が既に
提案した（特願昭５２−５７１８８号）如きディジタル
型位相比較器を構成する場合に利用される。
即ち一方のフリップフロップ回路Ａのセット端子Ｓには
比較信号Ｖｆを、他方のフリップフロップ回路Ｂのセッ
ト端子Ｓには基準信号■ を入力することとし、また両
回路Ａ、Ｂの端子Ｑの出力をＮＯＲゲートＣの２つの入
力とし、更にＮＯＲゲートＣの出力を両回路Ａ、Ｈのリ
セット端子Ｒへ入力するようにしてあり、両回路Ａ、Ｂ
夫々の端子Ｑの出力をこの位相比較器の出力信号、即ち
基準信号■８と比較信号Ｖｆとの位相差に応じたパルス
信号として取り出すようにしたものである。
比較信号Ｖｆを、他方のフリップフロップ回路Ｂのセッ
ト端子Ｓには基準信号■ を入力することとし、また両
回路Ａ、Ｂの端子Ｑの出力をＮＯＲゲートＣの２つの入
力とし、更にＮＯＲゲートＣの出力を両回路Ａ、Ｈのリ
セット端子Ｒへ入力するようにしてあり、両回路Ａ、Ｂ
夫々の端子Ｑの出力をこの位相比較器の出力信号、即ち
基準信号■８と比較信号Ｖｆとの位相差に応じたパルス
信号として取り出すようにしたものである。
斯かる位相比較器は本発明回路部分を例えば第４図に示
すように総てＣＭＯＳ化して構成することができるので
、低電力、低電圧で動作させることができ、消費電力の
節減を減を図り得ることは勿論、静電的結合、電磁的結
合に起因する誤動作を低減し、信頼性を高め得る利点が
ある。
すように総てＣＭＯＳ化して構成することができるので
、低電力、低電圧で動作させることができ、消費電力の
節減を減を図り得ることは勿論、静電的結合、電磁的結
合に起因する誤動作を低減し、信頼性を高め得る利点が
ある。
図面は本発明の実施例を示すものであって、第１図は本
発明に係るフリップフロップ回路の略示回路図、第２図
はその動作説明のためのタイムチャート、第３図は本発
明回路を用いて構成されたディジタル型位相比較器の略
示回路図、第４図は総てＣＭＯＳ化した本発明回路の回
路図である。 １・・・・・・スイッチ回路、２・・・・・・コンデン
サ、計・・・・・フリップフロップ、１１，１２，１３
，１４・・・・・・ＦＥＴ、３０・・・・・・ＡＮＤゲ
ート、３１，３２・・・・・・ＮＯＲゲート。
発明に係るフリップフロップ回路の略示回路図、第２図
はその動作説明のためのタイムチャート、第３図は本発
明回路を用いて構成されたディジタル型位相比較器の略
示回路図、第４図は総てＣＭＯＳ化した本発明回路の回
路図である。 １・・・・・・スイッチ回路、２・・・・・・コンデン
サ、計・・・・・フリップフロップ、１１，１２，１３
，１４・・・・・・ＦＥＴ、３０・・・・・・ＡＮＤゲ
ート、３１，３２・・・・・・ＮＯＲゲート。
Claims (1)
- １ コンデンサと、セット信号及びリセット信号が共に
入力されていない場合に第１及び第２のＦＥＴを介して
前記コンデンサを充電し、リセット信号が入力された場
合に第３のＦＥＴを介して、またセット信号が入力され
た場合に第４のＦＥＴを介して前記コンデンサを放電さ
せるようにしたスイッチ回路と、セット信号、リセット
信号及び前記コンデンサの電位を入力信号とし、コンデ
ンサが充電されている場合においてセット信号が入力さ
れたときにセットされ、またリセット信号が入力された
ときにリセットされ、更にコンデンサが充電されていな
い場合においてリセット信号が入力されたときにリセッ
トされるフリップフロップとを具備し、セット信号の立
上り時又は立下り時にセットされ、リセット信号により
優先的にリセットされるように構成したことを特徴とす
るフリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54115626A JPS5948568B2 (ja) | 1979-09-07 | 1979-09-07 | フリツプフロツプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54115626A JPS5948568B2 (ja) | 1979-09-07 | 1979-09-07 | フリツプフロツプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5639620A JPS5639620A (en) | 1981-04-15 |
| JPS5948568B2 true JPS5948568B2 (ja) | 1984-11-27 |
Family
ID=14667299
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54115626A Expired JPS5948568B2 (ja) | 1979-09-07 | 1979-09-07 | フリツプフロツプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948568B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648714A (en) * | 1987-07-01 | 1989-01-12 | Matsushita Electric Industrial Co Ltd | Initial value setting circuit |
| JPH04187058A (ja) * | 1990-11-21 | 1992-07-03 | Nippon Shiyotsuken Kk | 天ぷら用打粉配合品 |
-
1979
- 1979-09-07 JP JP54115626A patent/JPS5948568B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5639620A (en) | 1981-04-15 |
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