JPH0256692B2 - - Google Patents
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- Publication number
- JPH0256692B2 JPH0256692B2 JP56119699A JP11969981A JPH0256692B2 JP H0256692 B2 JPH0256692 B2 JP H0256692B2 JP 56119699 A JP56119699 A JP 56119699A JP 11969981 A JP11969981 A JP 11969981A JP H0256692 B2 JPH0256692 B2 JP H0256692B2
- Authority
- JP
- Japan
- Prior art keywords
- common bus
- address
- data
- main memory
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプロセサ等におけるメモリア
クセス制御方式に関する。
クセス制御方式に関する。
主記憶装置とキヤシユメモリとを有する処理シ
ステムにおいて、Ｉ／Ｏ制御装置が接続される外
部共通バスから発せられるメモリアクセス
（DMA）要求と、プロセサから発せられるメモ
リアクセス要求とが競合する現象を生ずる。前記
主記憶装置内の一部のデータが格納されるキヤシ
ユメモリは、内部共通バスでプロセサと結ばれて
いるので、プロセサがキヤシユメモリにアクセス
中に、外部共通バスから発せられたDMA要求
は、プロセサのキヤシユメモリへのアクセス終了
まで待機させられることになる。しかしながら
DMA要求の中には主記憶装置内のデータ更新の
みで済む場合があるので、このような場合にはプ
ロセサがキヤシユメモリにアクセス（内部バスを
使用）中でも、DMA要求に基ずく主記憶装置内
のデータ更新を可能とすれば処理効率を向上する
ことができる。
ステムにおいて、Ｉ／Ｏ制御装置が接続される外
部共通バスから発せられるメモリアクセス
（DMA）要求と、プロセサから発せられるメモ
リアクセス要求とが競合する現象を生ずる。前記
主記憶装置内の一部のデータが格納されるキヤシ
ユメモリは、内部共通バスでプロセサと結ばれて
いるので、プロセサがキヤシユメモリにアクセス
中に、外部共通バスから発せられたDMA要求
は、プロセサのキヤシユメモリへのアクセス終了
まで待機させられることになる。しかしながら
DMA要求の中には主記憶装置内のデータ更新の
みで済む場合があるので、このような場合にはプ
ロセサがキヤシユメモリにアクセス（内部バスを
使用）中でも、DMA要求に基ずく主記憶装置内
のデータ更新を可能とすれば処理効率を向上する
ことができる。
本発明は上記の点に着目したものであり、処理
効率を向上するメモリアクセス制御方式の提供を
目的とする。
効率を向上するメモリアクセス制御方式の提供を
目的とする。
本発明は、処理装置と主メモリ装置と該主メモ
リ装置に格納されたデータの一部分であるが、内
容が時々刻々に変化するデータが格納されるキヤ
シユメモリとに接続された内部共通バスと、入出
力装置等に接続された外部共通バスと、該内部共
通バスと外部共通バスとに接続された共通バス制
御部とを有するシステムにおいて、該共通バス制
御部に、該キヤシユメモリに格納されるデータの
該主メモリ装置内におけるアドレスA′を格納す
るアドレステーブルと、入力する２つのアドレス
の一致／不一致を比較判別する判別手段と、切替
部とを設け、該外部共通バスからの直接メモリア
クセス要求が該共通バス制御部に入力した時、該
判別手段は該直接メモリアクセス要求に含まれる
アドレスＡと該アドレステーブルから読み出した
アドレスA′とを比較判別し、不一致の時は比較
判別結果で動作させた切替部を介して該直接メモ
リアクセス要求に基づいて該主メモリ装置にアク
セスさせることを特徴とするメモリアクセス制御
方式である。
リ装置に格納されたデータの一部分であるが、内
容が時々刻々に変化するデータが格納されるキヤ
シユメモリとに接続された内部共通バスと、入出
力装置等に接続された外部共通バスと、該内部共
通バスと外部共通バスとに接続された共通バス制
御部とを有するシステムにおいて、該共通バス制
御部に、該キヤシユメモリに格納されるデータの
該主メモリ装置内におけるアドレスA′を格納す
るアドレステーブルと、入力する２つのアドレス
の一致／不一致を比較判別する判別手段と、切替
部とを設け、該外部共通バスからの直接メモリア
クセス要求が該共通バス制御部に入力した時、該
判別手段は該直接メモリアクセス要求に含まれる
アドレスＡと該アドレステーブルから読み出した
アドレスA′とを比較判別し、不一致の時は比較
判別結果で動作させた切替部を介して該直接メモ
リアクセス要求に基づいて該主メモリ装置にアク
セスさせることを特徴とするメモリアクセス制御
方式である。
以下、本発明を図面によつて説明する。図面は
本発明の一実施例を説明するブロツク図であり、
１はキヤシユメモリ、２はプロセサ、３は内部共
通バス、４は内部バス制御部、５は共通バス制御
部、６は信号送受部、７は判別部、８はアドレス
テーブル、９は切替部、１０はメモリ制御部、１
１はメモリ、１２は外部共通バス、１３はＩ／
OA、A′はアドレスデータ、ＢはDMA要求、Ｃ，
Ｇは制御信号、Ｄはデータ、Ｅは要求信号、Ｆは
許容信号、イ，ロは接点である。図面におけるア
ドレステーブル８には、キヤシユメモリ１内のア
ドレスデータA′が格納されており、キヤシユメ
モリ１の内容が更新されるのに応じ、アドレステ
ーブル８内のアドレスデータA′も更新されるも
のとする。図面において、Ｉ／Ｏ１３からの
DMA要求Ｂが発せられると、これを受けた共通
バス制御部５はDMA要求Ｂに含まれるアドレス
データＡとアドレステーブル８内のアドレスデー
タA′との比較、判別を判別部７において行う。
アドレスデータＡとA′とが一致したときは、キ
ヤシユメモリ１へのアクセス要求であるので、判
別部７は制御信号Ｇを信号送受部６へ送る。この
ため要求信号Ｅが内部バス制御部４へ送出され
る。プロセサ２が内部共通バス３にアクセス（キ
ヤシユメモリ１からデータを読出し）中であれ
ば、このアクセス完了と共に内部バス制御部４か
らは許容信号Ｆが発せられるので、共通バス制御
部５はDMA要求Ｂによるキヤシユメモリ１のデ
ータ更新を行う。
本発明の一実施例を説明するブロツク図であり、
１はキヤシユメモリ、２はプロセサ、３は内部共
通バス、４は内部バス制御部、５は共通バス制御
部、６は信号送受部、７は判別部、８はアドレス
テーブル、９は切替部、１０はメモリ制御部、１
１はメモリ、１２は外部共通バス、１３はＩ／
OA、A′はアドレスデータ、ＢはDMA要求、Ｃ，
Ｇは制御信号、Ｄはデータ、Ｅは要求信号、Ｆは
許容信号、イ，ロは接点である。図面におけるア
ドレステーブル８には、キヤシユメモリ１内のア
ドレスデータA′が格納されており、キヤシユメ
モリ１の内容が更新されるのに応じ、アドレステ
ーブル８内のアドレスデータA′も更新されるも
のとする。図面において、Ｉ／Ｏ１３からの
DMA要求Ｂが発せられると、これを受けた共通
バス制御部５はDMA要求Ｂに含まれるアドレス
データＡとアドレステーブル８内のアドレスデー
タA′との比較、判別を判別部７において行う。
アドレスデータＡとA′とが一致したときは、キ
ヤシユメモリ１へのアクセス要求であるので、判
別部７は制御信号Ｇを信号送受部６へ送る。この
ため要求信号Ｅが内部バス制御部４へ送出され
る。プロセサ２が内部共通バス３にアクセス（キ
ヤシユメモリ１からデータを読出し）中であれ
ば、このアクセス完了と共に内部バス制御部４か
らは許容信号Ｆが発せられるので、共通バス制御
部５はDMA要求Ｂによるキヤシユメモリ１のデ
ータ更新を行う。
前記判別部７においてアドレスデータＡと
A′とが一致しない（DMA要求Ｂはメモリ１１へ
のデータ書込みのみを要求している）ときには、
判別部７は制御信号Ｃを発して、切替部９を接点
ロに切替えたのち、外部共通バス１２からのデー
タＤをメモリ制御部１０へ送り、メモリ１１への
データ書込みを行う。
A′とが一致しない（DMA要求Ｂはメモリ１１へ
のデータ書込みのみを要求している）ときには、
判別部７は制御信号Ｃを発して、切替部９を接点
ロに切替えたのち、外部共通バス１２からのデー
タＤをメモリ制御部１０へ送り、メモリ１１への
データ書込みを行う。
以上のように本発明は、共通バス側からの
DMA要求に含まれるアドレスを判別する手段を
有し、DMA要求が主記憶のデータ更新のみの場
合には、プロセサがキヤシユメモリにアクセス中
でも、主記憶へのデータの書込みを可能としたも
のであり、システムの処理効率を著しく向上しう
る利点を有する。
DMA要求に含まれるアドレスを判別する手段を
有し、DMA要求が主記憶のデータ更新のみの場
合には、プロセサがキヤシユメモリにアクセス中
でも、主記憶へのデータの書込みを可能としたも
のであり、システムの処理効率を著しく向上しう
る利点を有する。
図面は本発明の一実施例を説明するブロツク図
であり、図中に用いた符号は次の通りである。 １はキヤシユメモリ、２はプロセサ、３は内部
共通バス、４は内部バス制御部、５は共通バス制
御部、６は信号送受部、７は判別部、８はアドレ
ステーブル、９は切替部、１０はメモリ制御部、
１１はメモリ、１２は外部共通バス、１３はＩ／
OA，A′はアドレスデータ、ＢはDMA要求、Ｃ，
Ｇは制御信号、Ｄはデータ、Ｅは要求信号、Ｆは
許容信号、イ，ロは接点を示す。
であり、図中に用いた符号は次の通りである。 １はキヤシユメモリ、２はプロセサ、３は内部
共通バス、４は内部バス制御部、５は共通バス制
御部、６は信号送受部、７は判別部、８はアドレ
ステーブル、９は切替部、１０はメモリ制御部、
１１はメモリ、１２は外部共通バス、１３はＩ／
OA，A′はアドレスデータ、ＢはDMA要求、Ｃ，
Ｇは制御信号、Ｄはデータ、Ｅは要求信号、Ｆは
許容信号、イ，ロは接点を示す。
Claims (1)
- 【特許請求の範囲】 １ 処理装置と主メモリ装置と該主メモリ装置に
格納されたデータの一部分であるが、内容が時々
刻々に変化するデータが格納されるキヤシユメモ
リとに接続された内部共通バスと、入出力装置等
に接続された外部共通バスと、該内部共通バスと
外部共通バスとに接続された共通バス制御部とを
有するシステムにおいて、 該共通バス制御部に、該キヤシユメモリに格納
されるデータの該主メモリ装置内におけるアドレ
スA′を格納するアドレステーブルと、入力する
２つのアドレスの一致／不一致を比較判別する判
別手段と、切替部とを設け、 該外部共通バスからの直接メモリアクセス要求
が該共通バス制御部に入力した時、 該判別手段は該直接メモリアクセス要求に含ま
れるアドレスＡと該アドレステーブルから読み出
したアドレスA′とを比較判別し、 不一致の時は比較判別結果で動作させた切替部
を介して該直接メモリアクセス要求に基づいて該
主メモリ装置にアクセスさせることを特徴とする
メモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119699A JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119699A JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5819969A JPS5819969A (ja) | 1983-02-05 |
| JPH0256692B2 true JPH0256692B2 (ja) | 1990-11-30 |
Family
ID=14767877
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119699A Granted JPS5819969A (ja) | 1981-07-30 | 1981-07-30 | メモリアクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819969A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319574A (en) * | 1988-12-27 | 1994-06-07 | Fujitsu Limited | Status change monitoring apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153024A (en) * | 1979-05-15 | 1980-11-28 | Toshiba Corp | Bus control system |
| JPS5671129A (en) * | 1979-11-15 | 1981-06-13 | Fujitsu Ltd | Data processing system |
-
1981
- 1981-07-30 JP JP56119699A patent/JPS5819969A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5819969A (ja) | 1983-02-05 |
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