JPH01189748A - 入出力制御処理装置 - Google Patents
入出力制御処理装置Info
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- JPH01189748A JPH01189748A JP1412088A JP1412088A JPH01189748A JP H01189748 A JPH01189748 A JP H01189748A JP 1412088 A JP1412088 A JP 1412088A JP 1412088 A JP1412088 A JP 1412088A JP H01189748 A JPH01189748 A JP H01189748A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は入出力制御装置からの要求を要求受付優先順
位に従って受付け、主記憶装置から読み出したデータを
要求に応じて入出力制御装置に出力する入出力制御処理
装置に関する。
位に従って受付け、主記憶装置から読み出したデータを
要求に応じて入出力制御装置に出力する入出力制御処理
装置に関する。
第２図は入出力制御処理装置を含めた情報処理装置の基
本的な構成図である。第２図において１は中央処理装置
（ＣＰＵ）、２は主記憶装置（以下、メモリという）、
３は入出力制御処理装置（以下、チャネルという）、４
１〜４４は入出力制御装置（以下、ＩＯＣという）、５
は入出力機器り以下、ＩＯＤという）、６はチャネル３
内に設けられたデータバッファ、チャネル３内に示した
数字０，１．２−ｎはｌ０Ｃ４１〜４４の要求受付優先
順位である。
本的な構成図である。第２図において１は中央処理装置
（ＣＰＵ）、２は主記憶装置（以下、メモリという）、
３は入出力制御処理装置（以下、チャネルという）、４
１〜４４は入出力制御装置（以下、ＩＯＣという）、５
は入出力機器り以下、ＩＯＤという）、６はチャネル３
内に設けられたデータバッファ、チャネル３内に示した
数字０，１．２−ｎはｌ０Ｃ４１〜４４の要求受付優先
順位である。
第３図は従来のチャネル３のｌ０Ｃ４１〜４４の要求受
付選択回路の構成図である。第３図において、３１はチ
ャネル３内のＩＯＣの要求受付選択回路である。
付選択回路の構成図である。第３図において、３１はチ
ャネル３内のＩＯＣの要求受付選択回路である。
次に動作について説明する。チャネル３がｌ０Ｃ４１〜
４４からの要求受付可能状態になるとｌ０Ｃ４１〜４４
はチャネル３へ要求を出す。チャネル３はｌ０Ｃ４１〜
４４からの要求を受け、要木受付選択回路３１が最も優
先順位の高いｌ０Ｃ４１〜４４に対して要求を受付けた
ことを出力する。例えば第３図において、ｌ０Ｃ４２，
ｌ０Ｃ４３、ｌ０Ｃ４４より要求が出力されたとすると
、要求受付選択回路３１はこれらの肉量も優先順位の高
いｌ０Ｃ４２からの要求を受付け、チャネル３よりｌ０
Ｃ４２へ要求を受付けたことを知らせる信号を出力する
。その後ｌ０Ｃ４２は要求がメモリ２への書込みである
か読取りであるか及びメモリのアドレスをチャネル３に
転送する。チャネル３はこれらによりメモリ２への書込
み、メモリ２からの読取りを行う。メモリ２からの読取
りの場合にはチャネル３はさらにメモリ２から読取った
データをｌ０Ｃ４２へ出力する。また、チャネル３とメ
モリ２の扱うデータ幅とチャネル３とｌ０Ｃ４２の扱う
データ幅が異なる場合にはチャネル３内にデータバッフ
ァ６を設け、ｌ０Ｃ４２から続けて要求を受付け、１回
目の要求アドレスに続くアドレスを要求された場合には
、メモリ２へのアクセスは行わず、データバッファ内の
データがｌ０Ｃ４２に出力される。
４４からの要求受付可能状態になるとｌ０Ｃ４１〜４４
はチャネル３へ要求を出す。チャネル３はｌ０Ｃ４１〜
４４からの要求を受け、要木受付選択回路３１が最も優
先順位の高いｌ０Ｃ４１〜４４に対して要求を受付けた
ことを出力する。例えば第３図において、ｌ０Ｃ４２，
ｌ０Ｃ４３、ｌ０Ｃ４４より要求が出力されたとすると
、要求受付選択回路３１はこれらの肉量も優先順位の高
いｌ０Ｃ４２からの要求を受付け、チャネル３よりｌ０
Ｃ４２へ要求を受付けたことを知らせる信号を出力する
。その後ｌ０Ｃ４２は要求がメモリ２への書込みである
か読取りであるか及びメモリのアドレスをチャネル３に
転送する。チャネル３はこれらによりメモリ２への書込
み、メモリ２からの読取りを行う。メモリ２からの読取
りの場合にはチャネル３はさらにメモリ２から読取った
データをｌ０Ｃ４２へ出力する。また、チャネル３とメ
モリ２の扱うデータ幅とチャネル３とｌ０Ｃ４２の扱う
データ幅が異なる場合にはチャネル３内にデータバッフ
ァ６を設け、ｌ０Ｃ４２から続けて要求を受付け、１回
目の要求アドレスに続くアドレスを要求された場合には
、メモリ２へのアクセスは行わず、データバッファ内の
データがｌ０Ｃ４２に出力される。
従来の入出力制御処理装置は以上のような動作をするた
め、メモリからの読取りの時にデータバッファ内にｎ回
分（ｎは整数）のデータが蓄えられたのにかかわらず、
次のＩＯＣからの要求出力の時により優先順位の高いＩ
ＯＣからの要求があると、データバッファ内のデータは
無効となってしまい、データバッファに格納したデータ
を有効に活用できず、メモリへのアクセス回数が増し、
動作が遅くなる問題点があった。
め、メモリからの読取りの時にデータバッファ内にｎ回
分（ｎは整数）のデータが蓄えられたのにかかわらず、
次のＩＯＣからの要求出力の時により優先順位の高いＩ
ＯＣからの要求があると、データバッファ内のデータは
無効となってしまい、データバッファに格納したデータ
を有効に活用できず、メモリへのアクセス回数が増し、
動作が遅くなる問題点があった。
この発明は上記問題点を解決するためになされたもので
、データバッファに格納されるデータを有効に活用して
メモリへのアクセス回数を減らし、動作の迅速な入出力
制御処理装置を得ることを目的としている。
、データバッファに格納されるデータを有効に活用して
メモリへのアクセス回数を減らし、動作の迅速な入出力
制御処理装置を得ることを目的としている。
この発明に係る入出力制御処理装置は、要求を受付けた
入出力制御装置４１〜４４を記憶しておくレジスタ３２
と、上記レジスタ３２に記憶され一３＝ る入出力制御装置４１〜４４とその後に要求を出した入
出力制御装置４１〜４４とが一致するが否かを判別し、
一致する場合はレジスタ３２に記憶された入出力制御装
置４１〜４４の要求を最優先に受付ける要求制御回路３
３とを備えたことを特徴とするものである。
入出力制御装置４１〜４４を記憶しておくレジスタ３２
と、上記レジスタ３２に記憶され一３＝ る入出力制御装置４１〜４４とその後に要求を出した入
出力制御装置４１〜４４とが一致するが否かを判別し、
一致する場合はレジスタ３２に記憶された入出力制御装
置４１〜４４の要求を最優先に受付ける要求制御回路３
３とを備えたことを特徴とするものである。
この発明におけるレジスタ３２は要求を受付けた入出力
制御装置４１〜４４を記憶しておく。
制御装置４１〜４４を記憶しておく。
この要求の処理が終わった後、要求の受付を行う場合に
は、要求制御回路３３はレジスタ３２に記憶された入出
力制御装置４１〜４４からの要求があるか否か判別し、
要求がある場合にはレジスタ３２に記憶されている入出
力制御装置４１〜４４の要求を最優先に受付ける。
は、要求制御回路３３はレジスタ３２に記憶された入出
力制御装置４１〜４４からの要求があるか否か判別し、
要求がある場合にはレジスタ３２に記憶されている入出
力制御装置４１〜４４の要求を最優先に受付ける。
以下、この発明の一実施例を図について説明する。
第１図はこの発明に係る入出力制御処理装置の構成図で
、図において、３２は要求を受付けた入出力制御装置を
記憶しておくレジスタ、３３は上記レジスタ３２に記憶
される入出力制御装置とその後に要求を出した入出力制
御装置とが一致するか否かを判別し、一致する場合はレ
ジスタに記憶された入出力制御装置の要求を最優先に受
付ける要求制御回路である。
、図において、３２は要求を受付けた入出力制御装置を
記憶しておくレジスタ、３３は上記レジスタ３２に記憶
される入出力制御装置とその後に要求を出した入出力制
御装置とが一致するか否かを判別し、一致する場合はレ
ジスタに記憶された入出力制御装置の要求を最優先に受
付ける要求制御回路である。
次に動作について説明する。チャネル３が１゜Ｃ４１〜
４４からの要求を受付はメモリ２がらのデータ読取りを
行うと、ｌ０Ｃ４１〜４４が指定したアドレスのデータ
はチャネル３がらｌ０Ｃ４１〜４４へ転送される。それ
と同時にチャネル３内のデータバッファ６にはチャネル
３とメモリ２のアクセスで得られたｌ０Ｃ４１〜４４へ
の転送ｎ回分のデータが指定アドレスのデータに続いて
蓄えられる。この時の要求を受付けられた１０Ｃがｌ０
Ｃ４３であるとするとそれがレジスタ３２にセットされ
る。
４４からの要求を受付はメモリ２がらのデータ読取りを
行うと、ｌ０Ｃ４１〜４４が指定したアドレスのデータ
はチャネル３がらｌ０Ｃ４１〜４４へ転送される。それ
と同時にチャネル３内のデータバッファ６にはチャネル
３とメモリ２のアクセスで得られたｌ０Ｃ４１〜４４へ
の転送ｎ回分のデータが指定アドレスのデータに続いて
蓄えられる。この時の要求を受付けられた１０Ｃがｌ０
Ｃ４３であるとするとそれがレジスタ３２にセットされ
る。
次にｌ０Ｃ４１〜４４から要求が出力されると、要求制
御回路３３は同じｌ０Ｃ４３がら要求が出力されている
かを判定する。一致が検出された場合には要求受付選択
回路３１の出力を停止させ要求制御回路３３より、要求
を受付けたことをｌ０Ｃ４３に出力し、チャネル３内の
データバッファ６よりデータをｌ０Ｃ４３に出力する。
御回路３３は同じｌ０Ｃ４３がら要求が出力されている
かを判定する。一致が検出された場合には要求受付選択
回路３１の出力を停止させ要求制御回路３３より、要求
を受付けたことをｌ０Ｃ４３に出力し、チャネル３内の
データバッファ６よりデータをｌ０Ｃ４３に出力する。
この動作がデータバッファの最終アドレスデータが指定
されるまで続く。最終アドレスが指定され、チャネル３
からｌ０Ｃ４３への転送が終了したらレジスタ３２はク
リアされ、要求受付選択回路３１により要求受付選択が
され、その結果がレジスタ３２にセットされる。一致が
検出されなかった時にも要求受付選択回路３１の結果が
レジスタ３２にセットされる。
されるまで続く。最終アドレスが指定され、チャネル３
からｌ０Ｃ４３への転送が終了したらレジスタ３２はク
リアされ、要求受付選択回路３１により要求受付選択が
され、その結果がレジスタ３２にセットされる。一致が
検出されなかった時にも要求受付選択回路３１の結果が
レジスタ３２にセットされる。
なお上記実施例はＩＯＣを４台として示しているがこの
台数はチャネルにより接続が許される台数まで増やすこ
とができる。
台数はチャネルにより接続が許される台数まで増やすこ
とができる。
以上説明したように、この発明によれば、要求を受付け
た入出力制御装置を記憶し、その要求処理が終わった後
再び要求を受付ける時、記憶した入出力制御装置からの
要求がある場合にはその記憶した入出力制御装置の要求
を最優先に受付けるようにしたので、データバッファ内
に記憶したメモリからの読出しデータを有効に扱うこと
ができ、メモリへのアクセスが減少し動作が迅速になる
効果がある。
た入出力制御装置を記憶し、その要求処理が終わった後
再び要求を受付ける時、記憶した入出力制御装置からの
要求がある場合にはその記憶した入出力制御装置の要求
を最優先に受付けるようにしたので、データバッファ内
に記憶したメモリからの読出しデータを有効に扱うこと
ができ、メモリへのアクセスが減少し動作が迅速になる
効果がある。
第１図はこの発明の一実施例に係る入出力制御処理装置
の構成図、第２図は従来の入出力制御装置を含めた情報
処理装置全体の構成図、第３図は従来の入出力制御処理
装置の詳細な構成図である。 １は中央処理装置（ＣＰＵ） 、２は主記憶装置（メモ
リ）、３は入出力制御処理装置（チャネル）、４１〜４
４は入出力制御装置（ＩＯＣ）、５は入出力機器（ＩＯ
Ｄ） 、６はデータバッファ、３１は要求受付選択回路
、３２はレジスタ、３３は要求制御回路。 なお、図中、同一符号は同−又は相当する部分を示す。
の構成図、第２図は従来の入出力制御装置を含めた情報
処理装置全体の構成図、第３図は従来の入出力制御処理
装置の詳細な構成図である。 １は中央処理装置（ＣＰＵ） 、２は主記憶装置（メモ
リ）、３は入出力制御処理装置（チャネル）、４１〜４
４は入出力制御装置（ＩＯＣ）、５は入出力機器（ＩＯ
Ｄ） 、６はデータバッファ、３１は要求受付選択回路
、３２はレジスタ、３３は要求制御回路。 なお、図中、同一符号は同−又は相当する部分を示す。
Claims (1)
- 入出力制御装置からの要求を要求受付優先順位に従って
受付け、主記憶装置から読み出したデータを上記要求に
応じて入出力制御装置に出力する入出力制御処理装置に
おいて、上記要求を受付けた入出力制御装置を記憶して
おくレジスタと、上記レジスタに記憶される入出力制御
装置とその後に要求を出した入出力制御装置とが一致す
るか否かを判別し、一致する場合は上記レジスタに記憶
された入出力制御装置の要求を最優先に受付ける要求制
御回路とを備えたことを特徴とする入出力制御処理装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412088A JPH01189748A (ja) | 1988-01-25 | 1988-01-25 | 入出力制御処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1412088A JPH01189748A (ja) | 1988-01-25 | 1988-01-25 | 入出力制御処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189748A true JPH01189748A (ja) | 1989-07-28 |
Family
ID=11852262
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1412088A Pending JPH01189748A (ja) | 1988-01-25 | 1988-01-25 | 入出力制御処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189748A (ja) |
-
1988
- 1988-01-25 JP JP1412088A patent/JPH01189748A/ja active Pending
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