JPH0257012A - 同期型ドライバ回路 - Google Patents
同期型ドライバ回路Info
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- JPH0257012A JPH0257012A JP63208961A JP20896188A JPH0257012A JP H0257012 A JPH0257012 A JP H0257012A JP 63208961 A JP63208961 A JP 63208961A JP 20896188 A JP20896188 A JP 20896188A JP H0257012 A JPH0257012 A JP H0257012A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、例えばバス・ドライバなどのＣＭＯＳトラ
ンジスタ構成のディジタル集積回路における同期型ドラ
イバ回路に関するものである。
ンジスタ構成のディジタル集積回路における同期型ドラ
イバ回路に関するものである。
第４図は、例えば昭和５８年１２月１日共立出版株式会
社発行ｒＶＬＳＩ設計入門」６８ページに掲載された従
来のＣ，ＭＯ５構成のドライバ回路を示す図である。こ
の図において、２はＰチャネル型ＭＯＳトランジスタ、
３はＮチャネル型ＭＯＳトランジスタであり、ＯＮ抵抗
が小さく大きなドライブ能力を持つ。５はＣＭＯＳ構成
のインペラであり、入力信号ａを反転増幅している。
社発行ｒＶＬＳＩ設計入門」６８ページに掲載された従
来のＣ，ＭＯ５構成のドライバ回路を示す図である。こ
の図において、２はＰチャネル型ＭＯＳトランジスタ、
３はＮチャネル型ＭＯＳトランジスタであり、ＯＮ抵抗
が小さく大きなドライブ能力を持つ。５はＣＭＯＳ構成
のインペラであり、入力信号ａを反転増幅している。
５０は高論理レベルＶＤＤの電源であり、５１は低論理
レベルＧＮＤの電源（接地）であり、５２はＰチャネル
型ＭＯＳトランジスタ、５３はＮチャネル型ＭＯＳトラ
ンジスタである。
レベルＧＮＤの電源（接地）であり、５２はＰチャネル
型ＭＯＳトランジスタ、５３はＮチャネル型ＭＯＳトラ
ンジスタである。
次に動作について説明する。
第５図に遷移するときの入力信号ａ、インバタ５の出力
信号す、出力信号ＯＵＴの電源波形と、ドライバ回路の
出力と、接地５１の間に容量性負荷を接続したときの出
力負荷容量を充電するだめの充電電流１１と、Ｍｏ３Ｉ
−ランジスタ２゜３を貫く貫通電流Ｉ２と、電源５０の
電源電流ＩＤＤの電流波形とを示す。
信号す、出力信号ＯＵＴの電源波形と、ドライバ回路の
出力と、接地５１の間に容量性負荷を接続したときの出
力負荷容量を充電するだめの充電電流１１と、Ｍｏ３Ｉ
−ランジスタ２゜３を貫く貫通電流Ｉ２と、電源５０の
電源電流ＩＤＤの電流波形とを示す。
入力信号ａの立ち上がり遷移に伴い、インバータ５の出
力信号１〕が高論理レベルＶＤＤから低論理レベルＧＮ
Ｄに遷移する。次いで、出力信号ＯＵＴが低論理レベル
ＧＮＤから高論理レベルＶＤＤに遷移する。次いで、入
力信号ａの立ち下がり遷移に伴い、インバータ５の出力
信号すが低論理レベルＧＮＤから高論理レベルＶＤＤに
］ｆＪする。次いで、出力信号ＯＵＴか高論理レベルＶ
ＤＤから低論理レベルＧＮＤにａ穆する。この出力信号
ＯＵＴの遷移時には貫通電流Ｉ２か流れる。
力信号１〕が高論理レベルＶＤＤから低論理レベルＧＮ
Ｄに遷移する。次いで、出力信号ＯＵＴが低論理レベル
ＧＮＤから高論理レベルＶＤＤに遷移する。次いで、入
力信号ａの立ち下がり遷移に伴い、インバータ５の出力
信号すが低論理レベルＧＮＤから高論理レベルＶＤＤに
］ｆＪする。次いで、出力信号ＯＵＴか高論理レベルＶ
ＤＤから低論理レベルＧＮＤにａ穆する。この出力信号
ＯＵＴの遷移時には貫通電流Ｉ２か流れる。
従来のトライバ回路は以上のように構成されているので
、Ｐチャネル、Ｎチャネル型ＭＯＳトランジスタ２，３
の両方が同時にＯＮｔ、ている期間がある。つまり、イ
ンバータ５の出力信号すの電位がＮヂャネル型ＭＯＳ＋
−ランジスタ３のしきい値電圧ＶｔｈＮからＶＤＤ＋Ｐ
チャネル型ＭＯ３Ｉ−ランジスタ２のしきい値電圧ｖ
ｔｈｐの間に存在している期間である。入力信号ａの立
ち下がり遷移のときも同様であり、第５図の時刻Ｔ１と
Ｔ２とで大きな貫通電流Ｉ２か流れている。ゆえに、以
上のようなドライバ回路を多数使用しているマイクロプ
ロセッサなとでは、クロックに同期して同時に多数のト
ライバか遷移するため、−時に大電流が流れ、消費電力
を大きくしたりＡ１配線のマイグレーションやノイズ電
圧を発生させてディジタル集積回路の誤動作を引き起こ
したりする問題点があった。
、Ｐチャネル、Ｎチャネル型ＭＯＳトランジスタ２，３
の両方が同時にＯＮｔ、ている期間がある。つまり、イ
ンバータ５の出力信号すの電位がＮヂャネル型ＭＯＳ＋
−ランジスタ３のしきい値電圧ＶｔｈＮからＶＤＤ＋Ｐ
チャネル型ＭＯ３Ｉ−ランジスタ２のしきい値電圧ｖ
ｔｈｐの間に存在している期間である。入力信号ａの立
ち下がり遷移のときも同様であり、第５図の時刻Ｔ１と
Ｔ２とで大きな貫通電流Ｉ２か流れている。ゆえに、以
上のようなドライバ回路を多数使用しているマイクロプ
ロセッサなとでは、クロックに同期して同時に多数のト
ライバか遷移するため、−時に大電流が流れ、消費電力
を大きくしたりＡ１配線のマイグレーションやノイズ電
圧を発生させてディジタル集積回路の誤動作を引き起こ
したりする問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、ドライブ能力の大きなＭＯＳトランジスタ
の遷移時の貫通電流を流さないドライバ回路を得ること
を目的とする。
れたもので、ドライブ能力の大きなＭＯＳトランジスタ
の遷移時の貫通電流を流さないドライバ回路を得ること
を目的とする。
この発明に係る同期型ドライブ回路は、第１の電源と第
２の電源間に直列に接続されたＰチャネル型の第１およ
び第２のＭＣｌ５Ｉ−ランジスタと、Ｎチャネル型の第
３および第４のＭｏ３Ｉ−ランジスタと、同期信号と同
期した入力信号を受けて第２のＭＯＳトランジスタおよ
び第３のＭｏ３）−ランジスタの一方をＯＮとする第１
の論理ゲートと、この第１の論理ケートにより第２のＭ
ＯＳ＋・ランシスタかＯＮされた後に、第１のＭｏ３Ｉ
−ランジスタをＯＮとする第２の論理ゲートと、第１の
論理ゲートにより第３のＭＯＳトランジスタがＯＮとさ
れた後に、第４のＭｏ５Ｉ−ランシスタをＯＮとする第
３の論理ゲートから構成したものである。
２の電源間に直列に接続されたＰチャネル型の第１およ
び第２のＭＣｌ５Ｉ−ランジスタと、Ｎチャネル型の第
３および第４のＭｏ３Ｉ−ランジスタと、同期信号と同
期した入力信号を受けて第２のＭＯＳトランジスタおよ
び第３のＭｏ３）−ランジスタの一方をＯＮとする第１
の論理ゲートと、この第１の論理ケートにより第２のＭ
ＯＳ＋・ランシスタかＯＮされた後に、第１のＭｏ３Ｉ
−ランジスタをＯＮとする第２の論理ゲートと、第１の
論理ゲートにより第３のＭＯＳトランジスタがＯＮとさ
れた後に、第４のＭｏ５Ｉ−ランシスタをＯＮとする第
３の論理ゲートから構成したものである。
この発明においては、第１から第４のＭｏ３Ｉ−ランシ
スタが第１．第２．第３の論理ゲートによりドライブさ
れ、内側の第２および第３のＭＯＳトランジスタのＯＮ
またはＯＦＦの状態決定の後に、外側の２つのＭｏ３Ｉ
−ランジスタのどちらかがＯＮする。
スタが第１．第２．第３の論理ゲートによりドライブさ
れ、内側の第２および第３のＭＯＳトランジスタのＯＮ
またはＯＦＦの状態決定の後に、外側の２つのＭｏ３Ｉ
−ランジスタのどちらかがＯＮする。
以下、この発明の一実施例について説明する。
第１図はこの発明の同期型トライバ回路の一実施例を示
す回路図である。第１図において、第４図と同一符号は
同一のものを示し、１はＰチャネル型ＭＯＳトランジス
タ、４はＮチャネル型ＭＯＳトランジスタであり、ＯＮ
抵抗か小さくドライブ能力か高いものである。５は２つ
の同期信号φ、φに同期した入力信号ａを反転させる０
ＭＯ３構成のインバータである。６．７はそれぞれ０Ｍ
Ｏ３構成のＮＡＮＤ、ＮＯＲゲートであり、入力信号ａ
と２つの同期信号φ、φとを人力としてＰチャネル型Ｍ
ＯＳトランジスタ１とＮチャネル型Ｍｏ３Ｉ−ランジス
タ４をそれぞれドライブする。また、８．９．１０はイ
ンバータ、１１゜１４はＰチャネル型ＭＯＳｌ−ランシ
スタ、１２゜１３はＮチャネル型ＭＯＳトランジスタで
あり、Ｐチャネル型ＭＯ３Ｉ−ランジスタ１１とＮチャ
ネル型Ｍ ＯＳ ＋−ランジスタ１２およびＰチャネル
型ＭＯＳトランジスタ１４とＮチャネル型ＭＯＳトラン
ジスタ１３とで構成された２組のトランスファゲート３
００．４００と、インバータ８，９゜１０とによってラ
ッチ回路を構成している。このラッチ回路は同期型ドラ
イバ回路１００の入力信号ａを供給し、また、同期信号
φを同期型ドライバ回路１００と共用し、この同期信号
φをインバタ８で反転して得られる他の同期信号φを供
給する。
す回路図である。第１図において、第４図と同一符号は
同一のものを示し、１はＰチャネル型ＭＯＳトランジス
タ、４はＮチャネル型ＭＯＳトランジスタであり、ＯＮ
抵抗か小さくドライブ能力か高いものである。５は２つ
の同期信号φ、φに同期した入力信号ａを反転させる０
ＭＯ３構成のインバータである。６．７はそれぞれ０Ｍ
Ｏ３構成のＮＡＮＤ、ＮＯＲゲートであり、入力信号ａ
と２つの同期信号φ、φとを人力としてＰチャネル型Ｍ
ＯＳトランジスタ１とＮチャネル型Ｍｏ３Ｉ−ランジス
タ４をそれぞれドライブする。また、８．９．１０はイ
ンバータ、１１゜１４はＰチャネル型ＭＯＳｌ−ランシ
スタ、１２゜１３はＮチャネル型ＭＯＳトランジスタで
あり、Ｐチャネル型ＭＯ３Ｉ−ランジスタ１１とＮチャ
ネル型Ｍ ＯＳ ＋−ランジスタ１２およびＰチャネル
型ＭＯＳトランジスタ１４とＮチャネル型ＭＯＳトラン
ジスタ１３とで構成された２組のトランスファゲート３
００．４００と、インバータ８，９゜１０とによってラ
ッチ回路を構成している。このラッチ回路は同期型ドラ
イバ回路１００の入力信号ａを供給し、また、同期信号
φを同期型ドライバ回路１００と共用し、この同期信号
φをインバタ８で反転して得られる他の同期信号φを供
給する。
第２図に、第１図におけるラッチ回路の入力信号ＩＮを
２つの同期信号φ、φでラッチした同期型ドライバ回路
１００の入力信号ａに対するラッチ回路の入力信号ＩＮ
と、２つの同期信号φ、φと、同期型トライ八回路１０
０の入力信号ａと、インバータ５の出力信号すと、ＮＡ
ＮＤゲート６の出力信号Ｃと、ＮＯＲケート７の出力信
号ｄと、出力信号ＯＵＴの電圧波形と、同期型ドライバ
回路１００の出力と接地５１の間に容量性負荷を接続し
たときの、出力負荷容量を充電するための充電電流■１
と、ＭＯＳトランジスタ１，２゜３．４を貫く貫通電流
Ｉ２と、電源５０の電源電流ＩＤＤの電流波形とを示す
。
２つの同期信号φ、φでラッチした同期型ドライバ回路
１００の入力信号ａに対するラッチ回路の入力信号ＩＮ
と、２つの同期信号φ、φと、同期型トライ八回路１０
０の入力信号ａと、インバータ５の出力信号すと、ＮＡ
ＮＤゲート６の出力信号Ｃと、ＮＯＲケート７の出力信
号ｄと、出力信号ＯＵＴの電圧波形と、同期型ドライバ
回路１００の出力と接地５１の間に容量性負荷を接続し
たときの、出力負荷容量を充電するための充電電流■１
と、ＭＯＳトランジスタ１，２゜３．４を貫く貫通電流
Ｉ２と、電源５０の電源電流ＩＤＤの電流波形とを示す
。
同期信号φが高論理レベルＶＤＤに遷移すると、他の同
期信号Ｔはインバータ８により低論理レベルＧＮＤにな
り、トランスファゲート４００がＯＦＦする。このとき
、ラッチ回路の入力信号ＩＮが高論理レベルＶＤＤであ
ったとする。すると、同期型ドライバ回路１００の入力
信号ａとなる、２段の直列に接続したインバータ９，１
０の出力信号ハインバータ９．１０により高論理レベル
ＶＤ［ｌになる。すると、インバータ５の出力信号すは
インバータ５により低論理レベルＧＮＤになる。また、
ＮＡＮＤゲート６の出力信号Ｃは、他の同期信号アと、
入力信号ａのＮＡＮＤをとるので高論理レベルＶＤＤで
あり、ＮＯＲゲート７の出力信号ｄは、同期信号φと入
力信号ａとのＮＯＲをとるので低論理レベルＧＮＤであ
る。この時、ＭＯＳトランジスタ１．２．３．４のうち
、ＭＯＳトランジスタ２だけがＯＮすることになり、出
力信号ＯＵＴの論理レベルは変わらない。
期信号Ｔはインバータ８により低論理レベルＧＮＤにな
り、トランスファゲート４００がＯＦＦする。このとき
、ラッチ回路の入力信号ＩＮが高論理レベルＶＤＤであ
ったとする。すると、同期型ドライバ回路１００の入力
信号ａとなる、２段の直列に接続したインバータ９，１
０の出力信号ハインバータ９．１０により高論理レベル
ＶＤ［ｌになる。すると、インバータ５の出力信号すは
インバータ５により低論理レベルＧＮＤになる。また、
ＮＡＮＤゲート６の出力信号Ｃは、他の同期信号アと、
入力信号ａのＮＡＮＤをとるので高論理レベルＶＤＤで
あり、ＮＯＲゲート７の出力信号ｄは、同期信号φと入
力信号ａとのＮＯＲをとるので低論理レベルＧＮＤであ
る。この時、ＭＯＳトランジスタ１．２．３．４のうち
、ＭＯＳトランジスタ２だけがＯＮすることになり、出
力信号ＯＵＴの論理レベルは変わらない。
次に、同期信号φが低論理レベルＧＮＤに遷移すると、
他の同期信号１はインバータ８により高論理レベルＶＤ
Ｄになり、トランスファゲート３００が○ＦＦＬ、トラ
ンスファゲート４００がＯＮする。この時、２段の直列
に接続したインバータ９．１０の出力信号は、トランス
ファゲート４００を通してインバータ９の入力に正帰還
されるので、同期型ドライバ回路１００の入力信号ａの
論理レベルは、高論理レベルＶＤＤのままである。しか
し、ＮＡＮＤゲート６の出力信号Ｃは、他の同期信号φ
と、同期型ドライバ回路１００の入力信号ａのＮＡＮＤ
をとるので低論理レベルＧＮＤに遷移する。他方、ＮＯ
Ｒケート７の出力信号ｄは、同期信号φと同期型ドライ
バ回路１００の入力信号ａとのＮＯＲをとるので低論理
レベルＧＮＤのままである。すると、ＭＯＳトランジス
タ１．２．３．４のうちＭＯＳトランジスタ２の他に新
たにＭＯ３Ｉ−ランジスタ１がＯＮし、出力信号ＯＵＴ
が高論理レベルＶＤＤに遷移する。
他の同期信号１はインバータ８により高論理レベルＶＤ
Ｄになり、トランスファゲート３００が○ＦＦＬ、トラ
ンスファゲート４００がＯＮする。この時、２段の直列
に接続したインバータ９．１０の出力信号は、トランス
ファゲート４００を通してインバータ９の入力に正帰還
されるので、同期型ドライバ回路１００の入力信号ａの
論理レベルは、高論理レベルＶＤＤのままである。しか
し、ＮＡＮＤゲート６の出力信号Ｃは、他の同期信号φ
と、同期型ドライバ回路１００の入力信号ａのＮＡＮＤ
をとるので低論理レベルＧＮＤに遷移する。他方、ＮＯ
Ｒケート７の出力信号ｄは、同期信号φと同期型ドライ
バ回路１００の入力信号ａとのＮＯＲをとるので低論理
レベルＧＮＤのままである。すると、ＭＯＳトランジス
タ１．２．３．４のうちＭＯＳトランジスタ２の他に新
たにＭＯ３Ｉ−ランジスタ１がＯＮし、出力信号ＯＵＴ
が高論理レベルＶＤＤに遷移する。
次に、再度同期信号φが高論理レベルＶＤＤに遷移する
とき、ラッチ回路の入力信号ＩＮが低論理レベルＧＮＤ
であったとする。すると、他の同期信号１はインバータ
８により低論理レベルＧＮＤになり、トランスファケー
ト３００がＯＮＬ、トランスファゲート４００がＯＦＦ
するので、同期型ドライバ回路１００の入力信号ａであ
る２段の直列に接続したインバータ９．１０の出力信号
は、インバータ９．１０により低論理レベルＧＮＤにな
る。すると、インバータ５の出力信号すはインバータ５
により高論理レベルＶＤＤになる。また、ＮＡＮＤゲー
ト６の出力信号Ｃは、他の同期信号Ｔと、同期型ドライ
バ回路１００の入力信号ａのＮＡＮＤをとるのて高論理
レベルＶＤＤであり、ＮＯＲゲート７の出力信号ｄは、
同期信号φと同期型ドライバ回路１ｏＯの入力信号ａと
のＮＯＲをとるので低論理レベルＧＮＤである。すなわ
ち、ＭＯＳトランジスタ１．２．３．４のうちＭＯＳト
ランジスタ３だけがＯＮするので、出力信号ＯＵＴの論
理レベルは変わらない。
とき、ラッチ回路の入力信号ＩＮが低論理レベルＧＮＤ
であったとする。すると、他の同期信号１はインバータ
８により低論理レベルＧＮＤになり、トランスファケー
ト３００がＯＮＬ、トランスファゲート４００がＯＦＦ
するので、同期型ドライバ回路１００の入力信号ａであ
る２段の直列に接続したインバータ９．１０の出力信号
は、インバータ９．１０により低論理レベルＧＮＤにな
る。すると、インバータ５の出力信号すはインバータ５
により高論理レベルＶＤＤになる。また、ＮＡＮＤゲー
ト６の出力信号Ｃは、他の同期信号Ｔと、同期型ドライ
バ回路１００の入力信号ａのＮＡＮＤをとるのて高論理
レベルＶＤＤであり、ＮＯＲゲート７の出力信号ｄは、
同期信号φと同期型ドライバ回路１ｏＯの入力信号ａと
のＮＯＲをとるので低論理レベルＧＮＤである。すなわ
ち、ＭＯＳトランジスタ１．２．３．４のうちＭＯＳト
ランジスタ３だけがＯＮするので、出力信号ＯＵＴの論
理レベルは変わらない。
次に、同期信号φが低論理レベルＧＮＤに遷移すると、
他の同期信号ｉはインバータ８により高論理レベルＶＤ
Ｄになり、トランスファゲート３００がＯＦＦし、トラ
ンスファゲート４００がＯＮする。すると、２段の直列
に接続したインバータ９．１０の出力信号は、トランス
フアケー１−４００を通してインバータ９の入力に正帰
還されるのて、同期型トライバ回路１０００人内借号８
０′）論理レベルは、イ氏論）里しベルＶＤＤのままで
ある。また、Ｎ Ａ Ｎ Ｄケート６の出力信号Ｃは、
他の同期信号φと、同期型トライバ回路１００の入力信
号ａのＮＡＮＤをとるので高論１里レベルＶＤＤのまま
であり、ＮＯＲケート７の出力信号ｄは、同期信号φと
同期型ドライバ回路１０Ｑの入力信号ａとのＮＯＲをと
るのて高論理レベルＶＤＤに遷移する。すると、Ｍ Ｏ
Ｓ トランジスタ１．２．３．４のうちＭＯＳｌ−ラン
ジスタ３の他に新たに４がＯＮし、出力信号ＯＵＴが低
論理レベルＧＮＤに遷移する。
他の同期信号ｉはインバータ８により高論理レベルＶＤ
Ｄになり、トランスファゲート３００がＯＦＦし、トラ
ンスファゲート４００がＯＮする。すると、２段の直列
に接続したインバータ９．１０の出力信号は、トランス
フアケー１−４００を通してインバータ９の入力に正帰
還されるのて、同期型トライバ回路１０００人内借号８
０′）論理レベルは、イ氏論）里しベルＶＤＤのままで
ある。また、Ｎ Ａ Ｎ Ｄケート６の出力信号Ｃは、
他の同期信号φと、同期型トライバ回路１００の入力信
号ａのＮＡＮＤをとるので高論１里レベルＶＤＤのまま
であり、ＮＯＲケート７の出力信号ｄは、同期信号φと
同期型ドライバ回路１０Ｑの入力信号ａとのＮＯＲをと
るのて高論理レベルＶＤＤに遷移する。すると、Ｍ Ｏ
Ｓ トランジスタ１．２．３．４のうちＭＯＳｌ−ラン
ジスタ３の他に新たに４がＯＮし、出力信号ＯＵＴが低
論理レベルＧＮＤに遷移する。
このように、この発明の同期型ドライ回路では常にＭ
ＯＳ ＋−ランシスタ１．２．３．４のうちの少なくと
も１つか０ＦＦＬ／ているのて、ＭＯＳトランジスタ１
．２．３．４を貫いて流れる貫通電流Ｉ２はなく、第２
図で出力信号ＯＵＴの立ち上かり遷オ多時Ｔ１に流れて
いる電源５０の電源電流ＩＤＣは、充電電流■１に等し
い。
ＯＳ ＋−ランシスタ１．２．３．４のうちの少なくと
も１つか０ＦＦＬ／ているのて、ＭＯＳトランジスタ１
．２．３．４を貫いて流れる貫通電流Ｉ２はなく、第２
図で出力信号ＯＵＴの立ち上かり遷オ多時Ｔ１に流れて
いる電源５０の電源電流ＩＤＣは、充電電流■１に等し
い。
なお、ラッチ回路の入力信号ＩＮのラッチにより、同期
型トライへ回路１０００人内借号ａか変化してから、出
力信号ＯＵＴをより早く変化させるために、第３図に（
ａ）示すように同期型ドライバ回路１００よりもドライ
ブ能力か小さな第２のトライバ回路２００を並列に設け
てもよく、第２のドライバ回路２００としては、第３図
（ｂ）に示すように、インバータ１５を偶数段直列接続
して構成したものを用いれはよい。
型トライへ回路１０００人内借号ａか変化してから、出
力信号ＯＵＴをより早く変化させるために、第３図に（
ａ）示すように同期型ドライバ回路１００よりもドライ
ブ能力か小さな第２のトライバ回路２００を並列に設け
てもよく、第２のドライバ回路２００としては、第３図
（ｂ）に示すように、インバータ１５を偶数段直列接続
して構成したものを用いれはよい。
また、ＮＡＮＤケート６の出力を人力として、Ｐチャネ
ル型ＭＯＳトランジスタ１のケートに出力信号を得る、
偶数段の直列接続したインバータをＮＡＮＤケ−１・６
とＰチャネル型ＭＯＳトランジスタ１の間に挿入しても
よいほか、ＮＯＲケート７の出力を人力として１４チャ
ネル型Ｍ ＯＳ ｌ−ランラスタ４０ケートに出力信号
を得る、偶数段の直列接続したインバータをＮＯＲゲー
１−７とＮチャナル型ＭＯＳトランジスタ４の間に挿入
してもよい。
ル型ＭＯＳトランジスタ１のケートに出力信号を得る、
偶数段の直列接続したインバータをＮＡＮＤケ−１・６
とＰチャネル型ＭＯＳトランジスタ１の間に挿入しても
よいほか、ＮＯＲケート７の出力を人力として１４チャ
ネル型Ｍ ＯＳ ｌ−ランラスタ４０ケートに出力信号
を得る、偶数段の直列接続したインバータをＮＯＲゲー
１−７とＮチャナル型ＭＯＳトランジスタ４の間に挿入
してもよい。
さらにまた、インバータ５を奇数段の直列接続したイン
バータに変えてもよい。
バータに変えてもよい。
（発明の効果〕
この発明は以上説明したとおり、第１の電源と第２の電
源間に直列に接続されたＰヂャネル型の第１および第２
のＭＯＳトランジスタと、Ｎチャネル型の第３および第
４のＭＯＳｌ−ランジスタと、同期信号と同期した入力
信号を受りて第２のＭＯＳトランジスタおよび第３のＭ
ＯＳｌ−ランジスタの一方をＯＮとする第１の論理ケー
トと、この第１の論理ケートにより第２のＭＯＳｌ−ラ
ンジスタがＯＮされた後に、第１のＭＯＳｌ−ランジス
タをＯＮとする第２の論理ケー）・と、第１の論理ゲー
トにより第３のＭＯＳトランジスタがＯＮとされた後に
、第４のＭＯＳｌ−ランジスタをＯＮとする第３の論理
ゲートから構成しので、ドライブ納涼の大きなＭＯＳｌ
−ランジスタの遷穆時の貫通電流がなく、消費電力を減
らせることができ、また、誤動作の原因となるＡｆｌ配
線のマイグレーションやノイズの発生を無くすことかで
きるという効果がある。
源間に直列に接続されたＰヂャネル型の第１および第２
のＭＯＳトランジスタと、Ｎチャネル型の第３および第
４のＭＯＳｌ−ランジスタと、同期信号と同期した入力
信号を受りて第２のＭＯＳトランジスタおよび第３のＭ
ＯＳｌ−ランジスタの一方をＯＮとする第１の論理ケー
トと、この第１の論理ケートにより第２のＭＯＳｌ−ラ
ンジスタがＯＮされた後に、第１のＭＯＳｌ−ランジス
タをＯＮとする第２の論理ケー）・と、第１の論理ゲー
トにより第３のＭＯＳトランジスタがＯＮとされた後に
、第４のＭＯＳｌ−ランジスタをＯＮとする第３の論理
ゲートから構成しので、ドライブ納涼の大きなＭＯＳｌ
−ランジスタの遷穆時の貫通電流がなく、消費電力を減
らせることができ、また、誤動作の原因となるＡｆｌ配
線のマイグレーションやノイズの発生を無くすことかで
きるという効果がある。
第１図はこの発明の同期型トライバ回路一実施例を示す
回路図、第２図は、第１図の実施例の各部の電圧波形と
電流波形を示す図、第３図はこの発明の他の実施例を説
明するための回路図、第４図は従来例のトライバ回路を
示す回路図、第５図は、第４図の従来例の各部の電圧波
形と電流波形を示す図である。 図において、１，２．３．４．１１．１２゜＋３．１４
．１９．２０はＭＯＳ）−ランジスタ、５ Ｂ、９．
１０．１５はインバータ、６はＮＡＮＤゲート、７はＮ
ＯＲゲート、５０は電源、５１は接地、１００は同期型
トライバ回路、２００は第２のトライバ回路、３００．
４００はトランスファゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ２００、算２のトライバ団Ｆ番 ］５ インバータ 第 図 第 図
回路図、第２図は、第１図の実施例の各部の電圧波形と
電流波形を示す図、第３図はこの発明の他の実施例を説
明するための回路図、第４図は従来例のトライバ回路を
示す回路図、第５図は、第４図の従来例の各部の電圧波
形と電流波形を示す図である。 図において、１，２．３．４．１１．１２゜＋３．１４
．１９．２０はＭＯＳ）−ランジスタ、５ Ｂ、９．
１０．１５はインバータ、６はＮＡＮＤゲート、７はＮ
ＯＲゲート、５０は電源、５１は接地、１００は同期型
トライバ回路、２００は第２のトライバ回路、３００．
４００はトランスファゲートである。 なお、各図中の同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 （外２名）第 図 ２００、算２のトライバ団Ｆ番 ］５ インバータ 第 図 第 図
Claims (1)
- 第１の電源と第２の電源間に直列に接続されたＰチャネ
ル型の第１および第２のＭＯＳトランジスタと、Ｎチャ
ネル型の第３および第４のＭＯＳトランジスタと、同期
信号と同期した入力信号を受けて前記第２のＭＯＳトラ
ンジスタおよび第３のＭＯＳトランジスタの一方をＯＮ
とする第１の論理ゲートと、この第１の論理ゲートによ
り前記第２のＭＯＳトランジスタがＯＮされた後に、前
記第１のＭＯＳトランジスタをＯＮとする第２の論理ゲ
ートと、前記第１の論理ゲートにより前記第３のＭＯＳ
トランジスタがＯＮとされた後に、前記第４のＭＯＳト
ランジスタをＯＮとする第３の論理ゲートから構成した
ことを特徴とする同期型ドライバ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208961A JP2569750B2 (ja) | 1988-08-23 | 1988-08-23 | 同期型ドライバ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63208961A JP2569750B2 (ja) | 1988-08-23 | 1988-08-23 | 同期型ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0257012A true JPH0257012A (ja) | 1990-02-26 |
| JP2569750B2 JP2569750B2 (ja) | 1997-01-08 |
Family
ID=16565021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63208961A Expired - Lifetime JP2569750B2 (ja) | 1988-08-23 | 1988-08-23 | 同期型ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2569750B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052008A (en) * | 1997-07-14 | 2000-04-18 | International Business Machines Corporation | Generation of true and complement signals in dynamic circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
| JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
-
1988
- 1988-08-23 JP JP63208961A patent/JP2569750B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59175218A (ja) * | 1983-03-24 | 1984-10-04 | Fujitsu Ltd | Ｃｍｏｓインバ−タ |
| JPS62163417A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6052008A (en) * | 1997-07-14 | 2000-04-18 | International Business Machines Corporation | Generation of true and complement signals in dynamic circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2569750B2 (ja) | 1997-01-08 |
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