JPH0257015A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
- Publication number
- JPH0257015A JPH0257015A JP20930588A JP20930588A JPH0257015A JP H0257015 A JPH0257015 A JP H0257015A JP 20930588 A JP20930588 A JP 20930588A JP 20930588 A JP20930588 A JP 20930588A JP H0257015 A JPH0257015 A JP H0257015A
- Authority
- JP
- Japan
- Prior art keywords
- output
- counter
- duty cycle
- reference clock
- counted
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野Ｊ
この発明は入力アナログ信号をデジタル信号に変換する
ＡＤ変換器に関する。
ＡＤ変換器に関する。
「従来の技術」
従来のＡＤ変換器としては例えば二重積分形ＡＤ変換器
が知られている。二重積分形ＡＤ変換器は入力アナログ
電圧を一定時間積分器で積分し、その後、その積分器の
入力を逆極性の基準電圧に切替えてその基準電圧を積分
し、積分出力が基準値を切る時点までの基準電圧の積分
時間により入力アナログ電圧を時間に変換し、その変換
された時間の間、基準クロックを計数することによりそ
の計数値としてデジタル出力を得るものである。
が知られている。二重積分形ＡＤ変換器は入力アナログ
電圧を一定時間積分器で積分し、その後、その積分器の
入力を逆極性の基準電圧に切替えてその基準電圧を積分
し、積分出力が基準値を切る時点までの基準電圧の積分
時間により入力アナログ電圧を時間に変換し、その変換
された時間の間、基準クロックを計数することによりそ
の計数値としてデジタル出力を得るものである。
この二重積分形ＡＤ変換器においては積分器の直線性が
良いものでなげればならない、また基準クロックが正確
なものでな＆Ｊればならないなどの問題があった。
良いものでなげればならない、また基準クロックが正確
なものでな＆Ｊればならないなどの問題があった。
「課題を解決するための手段」
この発明によれば入力アナログ信号はディウティサイク
ル変換回路によりディウティサイクルに変換され、その
変換されたディウティサイクル出力のパルス周期の間、
基準クロックを第１カウンタで計数し、変換されたディ
ウティサイクル出力のパルス幅の間、上記基準クロック
と同期したりロックを第２カウンタで計数し、第１カウ
ンタの計数値で第２カウンタの計数値か割算手段におい
て割算される。Ｊ二の割算出力かデジタル出力となる。
ル変換回路によりディウティサイクルに変換され、その
変換されたディウティサイクル出力のパルス周期の間、
基準クロックを第１カウンタで計数し、変換されたディ
ウティサイクル出力のパルス幅の間、上記基準クロック
と同期したりロックを第２カウンタで計数し、第１カウ
ンタの計数値で第２カウンタの計数値か割算手段におい
て割算される。Ｊ二の割算出力かデジタル出力となる。
「実施例」
第１図はこの発明の実施例を示す。入力端子１１からの
入力アナ１：Ｊグ仏号はディウティサイクル変（莫Ｉ！
：ｉ回路１２によりティウう一イリーイクルに変換され
る。ディウティサイクル変換回路１２の出力は第２図へ
に示すようなパルスであり、その周期ｊＴに対するパル
ス幅［の比、つまりう−イウティサイクルが入力アナロ
グ信号Ｃごｌヒ例したものとムる。
入力アナ１：Ｊグ仏号はディウティサイクル変（莫Ｉ！
：ｉ回路１２によりティウう一イリーイクルに変換され
る。ディウティサイクル変換回路１２の出力は第２図へ
に示すようなパルスであり、その周期ｊＴに対するパル
ス幅［の比、つまりう−イウティサイクルが入力アナロ
グ信号Ｃごｌヒ例したものとムる。
ティウライリ゛・イクル変換回路１２の出力のパルス周
期の間、基準クロックか第１タウンつて言ｌ数される。
期の間、基準クロックか第１タウンつて言ｌ数される。
この例−Ｃは複数回ｊｌｌの間か計数されるようにした
場合で、〕１ンピュータ１３から第２図Ｂに示すような
制御信号が１〕形フリツプフロツプ１４のデータ端子Ｉ
）−＼供給され、そのＤ形フリップフロップ１４のクロ
ック端、７− ＣＫにティ・υう−イリ“イクル変換回
路１２の出力か供給される。Ｆ〕形フリップフロンプ１
４の出力端子Ｑの出力は第２ＶＣに示すようにコンピュ
ータ１３上の制御信−υの立−にりの直後のディウティ
サイクル変換出力パルスで立上り、制御信刊のす゛ノ下
りの直後のティウティザイクル変換出力パルスで立下る
。図示例ではティウティリ”イクル変換出力パルスの３
周ｊＵｌ ３ ｉ’の幅の出力がフリッゾフし２ンプ１
４から得られる。
場合で、〕１ンピュータ１３から第２図Ｂに示すような
制御信号が１〕形フリツプフロツプ１４のデータ端子Ｉ
）−＼供給され、そのＤ形フリップフロップ１４のクロ
ック端、７− ＣＫにティ・υう−イリ“イクル変換回
路１２の出力か供給される。Ｆ〕形フリップフロンプ１
４の出力端子Ｑの出力は第２ＶＣに示すようにコンピュ
ータ１３上の制御信−υの立−にりの直後のディウティ
サイクル変換出力パルスで立上り、制御信刊のす゛ノ下
りの直後のティウティザイクル変換出力パルスで立下る
。図示例ではティウティリ”イクル変換出力パルスの３
周ｊＵｌ ３ ｉ’の幅の出力がフリッゾフし２ンプ１
４から得られる。
このフリンプフしトング１４の出力はゲート１５・＼供
給され、このケー１１５には端子１６から第２図りに示
ずよ・うな）ｉ；、 ？ｌｊｙ、クロックが供給されて
いる。従ってゲート１５の出力ｉＪ第２図Ｅ６に示すよ
うになり、ソリノプフＬトノゾ１４の出力かある間些車
クロ・ツクが通過する。この出力が第１カウンタ１７で
言１数される。つＴ１り第１カウンタ１７はこの例では
ディウティサイクル変換出力パルスの３周期３′Ｆの間
、Ｖ：♂；子１６の基準クロックを４数する。
給され、このケー１１５には端子１６から第２図りに示
ずよ・うな）ｉ；、 ？ｌｊｙ、クロックが供給されて
いる。従ってゲート１５の出力ｉＪ第２図Ｅ６に示すよ
うになり、ソリノプフＬトノゾ１４の出力かある間些車
クロ・ツクが通過する。この出力が第１カウンタ１７で
言１数される。つＴ１り第１カウンタ１７はこの例では
ディウティサイクル変換出力パルスの３周期３′Ｆの間
、Ｖ：♂；子１６の基準クロックを４数する。
第１カンウタ］７で計数しているパルス周期３Ｔの間に
おりるディウう〜イーＩＪイクル変換出力のパルス幅３
（の間、端子１６の基ハ１′クロックを第２カウンタ１
８で計数する。つまり、ケー Ｉ・１５の出力はゲート
１９−供給され、ケート１９ｔ４子イパノティザイクル
変換回路１２の出力で開閉側′４１■され、グーＩ Ｉ
９から第２図Ｆ６ｊ示すような出力か得られ、この出力
が第２カウンタ１８で計数される。
おりるディウう〜イーＩＪイクル変換出力のパルス幅３
（の間、端子１６の基ハ１′クロックを第２カウンタ１
８で計数する。つまり、ケー Ｉ・１５の出力はゲート
１９−供給され、ケート１９ｔ４子イパノティザイクル
変換回路１２の出力で開閉側′４１■され、グーＩ Ｉ
９から第２図Ｆ６ｊ示すような出力か得られ、この出力
が第２カウンタ１８で計数される。
第１カウンタ１７の泪数値３Ｔと、第２カウンタ１８の
計数値３１とがコンピュ−タ１３上こ取込まれ、計数値
３ Ｔで計数値３を力砧り算される。この割算結果ＧＪ
入力端端子１の入力アナｏり信号のテンタル値を示すこ
とになる。
計数値３１とがコンピュ−タ１３上こ取込まれ、計数値
３ Ｔで計数値３を力砧り算される。この割算結果ＧＪ
入力端端子１の入力アナｏり信号のテンタル値を示すこ
とになる。
例えばディウティ→ノイクル変換出力パルスの周波数が
約１ｋｔｌｚに対し、ｍ’ｌンビューク１３からの制御
信すは約２００ｍ５．端子１６の基準クロックの周波数
は６Ｍ１ｌｚとされる。第１カウンタ１７で計数する基
準クロックは第２カウンタ１８て計数する基〈Ｖクロッ
クを分周したものでもよい。つまり第１カウンタ１７で
４１数する基準クロックと第２カウンタ１８で計数する
基＜１１クロンクとは互いに同＋ｕ＋ していればよい
。
約１ｋｔｌｚに対し、ｍ’ｌンビューク１３からの制御
信すは約２００ｍ５．端子１６の基準クロックの周波数
は６Ｍ１ｌｚとされる。第１カウンタ１７で計数する基
準クロックは第２カウンタ１８て計数する基〈Ｖクロッ
クを分周したものでもよい。つまり第１カウンタ１７で
４１数する基準クロックと第２カウンタ１８で計数する
基＜１１クロンクとは互いに同＋ｕ＋ していればよい
。
「発明の効果」
以十述へたよ・うにこの発明によれば入力アナログ信号
をディウティリイクルに変換し、そのディウティサイク
ル変換出力パルスの周期と、パルス幅との各期間の開基
？ｉｌ−り［ｌツクを旧敵し、ぞの旧敵値の比をとるも
のであるから基準クロックは正確なものでなくてもよい
。またティウティ→ｊイクルの変換が止しく行われてい
ればよく、ディウティサイクル変換出力パルスの周波数
は正確なものでなくてもよい。アナログスインチを必要
としない。更にディウーティザイクル変換出力の複数回
ｉｌｌを測定する場合は平均化した変換出力が胃られる
。
をディウティリイクルに変換し、そのディウティサイク
ル変換出力パルスの周期と、パルス幅との各期間の開基
？ｉｌ−り［ｌツクを旧敵し、ぞの旧敵値の比をとるも
のであるから基準クロックは正確なものでなくてもよい
。またティウティ→ｊイクルの変換が止しく行われてい
ればよく、ディウティサイクル変換出力パルスの周波数
は正確なものでなくてもよい。アナログスインチを必要
としない。更にディウーティザイクル変換出力の複数回
ｉｌｌを測定する場合は平均化した変換出力が胃られる
。
第１図はこの発明によるＡＤ変換器の一例を示すブロン
ク図、第２図はその動作の説明に供するタイムチャ＝１
・である。
ク図、第２図はその動作の説明に供するタイムチャ＝１
・である。
Claims (1)
- （１）入力アナログ信号をディウティサイクルに変換す
るディウティサイクル変換回路と、 そのディウティサイクル変換回路の出力パルス周期の間
、基準クロックを計数する第１カウンタと、 上記ディウティサイクル変換回路の出力パルス幅の間、
上記基準クロックと同期したクロックを計数する第２カ
ウンタと、 上記第１カウンタの計数値で上記第２カウンタの計数値
を割算する割算手段とを具備するＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20930588A JPH0257015A (ja) | 1988-08-22 | 1988-08-22 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20930588A JPH0257015A (ja) | 1988-08-22 | 1988-08-22 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0257015A true JPH0257015A (ja) | 1990-02-26 |
Family
ID=16570757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20930588A Pending JPH0257015A (ja) | 1988-08-22 | 1988-08-22 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0257015A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10341236A1 (de) * | 2003-09-08 | 2005-04-07 | Gude, Michael, Dr. | Analog/Digital-Wandler |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101518A (ja) * | 1981-12-14 | 1983-06-16 | Toshiba Corp | Ａ−ｄコンバ−タ |
-
1988
- 1988-08-22 JP JP20930588A patent/JPH0257015A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58101518A (ja) * | 1981-12-14 | 1983-06-16 | Toshiba Corp | Ａ−ｄコンバ−タ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10341236A1 (de) * | 2003-09-08 | 2005-04-07 | Gude, Michael, Dr. | Analog/Digital-Wandler |
| DE10341236B4 (de) * | 2003-09-08 | 2006-07-13 | Gude, Michael, Dr. | Analog/Digital-Wandler |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4984254A (en) | Frequency counter | |
| US4197508A (en) | Period-to-voltage converting device | |
| US4453157A (en) | Bi-phase space code data signal reproducing circuit | |
| JPS626536A (ja) | 信号変換装置 | |
| JPS6359216A (ja) | 分周回路 | |
| EP0246355A2 (en) | Error and calibration pulse generator | |
| JP2712725B2 (ja) | 並列ディジタル信号のラッチ装置 | |
| JPS6022681Y2 (ja) | ディジタル・アナログ変換器 | |
| JPS6361963A (ja) | 遅延時間測定回路 | |
| JPH02196523A (ja) | Δς変調形ａ／ｄ変換器の試験回路 | |
| JPH04344476A (ja) | 周波数比測定回路 | |
| KR900010026Y1 (ko) | 디지탈 주파수 비교기 | |
| JPS60100225A (ja) | 周波数加減算装置 | |
| JP3163244B2 (ja) | 多位相補間を用いてパルス幅をディジタル値に変換する回路 | |
| JPH02270420A (ja) | ｎ倍オーバーサンプリング形ＰＣＭ―ＰＷＭ変換器の入力同期回路 | |
| JPH01151349A (ja) | Ｄｔｍｆ回路 | |
| JPS5817728A (ja) | 複合型アナログ・デイジタル変換器 | |
| JPS5912819Y2 (ja) | クロツクパルス発生回路 | |
| JPH03235527A (ja) | Ａ／ｄ変換器 | |
| JPH045957B2 (ja) | ||
| JPS60164966A (ja) | 情報再生装置 | |
| JPS6058721A (ja) | Ａｄ変換回路 | |
| JPH02223866A (ja) | 周波数―電圧変換器 | |
| JPS61101125A (ja) | アナログ−デイジタル変換器 | |
| JPS61161014A (ja) | パルス幅変調器 |