JPH0258840B2 - - Google Patents
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- JPH0258840B2 JPH0258840B2 JP58193923A JP19392383A JPH0258840B2 JP H0258840 B2 JPH0258840 B2 JP H0258840B2 JP 58193923 A JP58193923 A JP 58193923A JP 19392383 A JP19392383 A JP 19392383A JP H0258840 B2 JPH0258840 B2 JP H0258840B2
- Authority
- JP
- Japan
- Prior art keywords
- channel
- signal
- light emitting
- level
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/36—Monitoring, i.e. supervising the progress of recording or reproducing
Landscapes
- Stereophonic System (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
本発明は、磁気記録再生装置等に於いて順次に
入力する信号のレベルを監視するための信号レベ
ル表示装置に関し、更に詳細には、２チヤンネル
の信号レベルを容易に表示することが出来る信号
レベル表示装置に関する。
入力する信号のレベルを監視するための信号レベ
ル表示装置に関し、更に詳細には、２チヤンネル
の信号レベルを容易に表示することが出来る信号
レベル表示装置に関する。
記録再生に於いて、信号のレベルは重要な意味
を有するので、殆んどの磁気記録再生装置に信号
レベル表示装置が設けられている。ところで、ス
テレオ記録再生装置の場合には、第１チヤンネル
（左チヤンネル）と第２チヤンネル（右チヤンネ
ル）との両方のレベル表示装置を設けなければな
らないために、回路構成が複雑になつた。
を有するので、殆んどの磁気記録再生装置に信号
レベル表示装置が設けられている。ところで、ス
テレオ記録再生装置の場合には、第１チヤンネル
（左チヤンネル）と第２チヤンネル（右チヤンネ
ル）との両方のレベル表示装置を設けなければな
らないために、回路構成が複雑になつた。
そこで、本発明の目的は、簡単な構成で第１及
び第２チヤンネルの信号レベルを表示することが
可能な信号レベル表示装置を提供することにあ
る。
び第２チヤンネルの信号レベルを表示することが
可能な信号レベル表示装置を提供することにあ
る。
上記目的を達成するための本発明は、第１チヤ
ンネルの信号のレベルを表示するための第１チヤ
ンネル用発光素子と、第２チヤンネルの信号のレ
ベルを表示するための第２チヤンネル用発光素子
と、前記第１及び第２チヤンネル用発光素子を断
続点灯しても視覚上連続点灯と見なせるような繰
返し周波数で低レベル期間と高レベル期間とが交
互に存在するチヤンネル切替信号を供給するチヤ
ンネル切替信号供給回路と、前記チヤンネル切替
信号の低レベル期間に前記第１チヤンネルの信号
を選択し、前記チヤンネル切替信号の高レベル期
間に前記第２チヤンネルの信号を選択するように
前記チヤンネル切替信号に応答して前記第１及び
第２のチヤンネルの信号を交互に選択するチヤン
ネル選択スイツチと、前記チヤンネル選択スイツ
チの出力端子と前記第１及び第２チヤンネル用発
光素子の一端との間に接続され且つ前記第１及び
第２チヤンネルの信号のレベルに対応した表示状
態を得るように構成された共通の表示駆動回路
と、前記第１チヤンネル用発光素子の他端と直流
電源との間に接続され且つ前記チヤンネル切替信
号に応答して前記低レベル期間にオン状態となる
ように構成された第１の発光切替スイツチと、前
記第２チヤンネル用発光素子の他端と直流電源と
の間に接続され且つ前記チヤンネル切替信号に応
答して前記高レベル期間にオン状態となるように
構成された第２の発光切替スイツチとから成る信
号レベル表示装置に係わるものである。なお、理
解を容易にするために、上記発明と実施例との対
応関係を示すと、前記第１チヤンネルは左チヤン
ネルＬであり、前記第２チヤンネルは右チヤンネ
ルＲであり、前記第１チヤンネル用発光素子は発
光ダイオードL1〜L12であり、前記第２チヤンネ
ル用発光素子は発光ダイオードR1〜R12であり、
前記チヤンネル切替信号供給回路は50KHzの矩形
波を供給する端子１を含む回路であり、前記チヤ
ンネル選択スイツチはSWで示すスイツチであ
り、前記共通の表示駆動回路はNORゲートN1〜
N11.5、インバータI1〜I11.5、NANDゲート１３，
１４ａ〜１４ｅ，１５ａ〜１５ｅ，１６ａ〜１６
ｅ、インバータ１７ａ〜１７ｅ，１８ａ〜１８ｅ
から成る回路であり、前記第１の発光切替スイツ
チはトランジスタQLとインバータ１９とから成
るスイツチ回路であり、第２の発光切替スイツチ
はトランジスタQRから成るスイツチである。
ンネルの信号のレベルを表示するための第１チヤ
ンネル用発光素子と、第２チヤンネルの信号のレ
ベルを表示するための第２チヤンネル用発光素子
と、前記第１及び第２チヤンネル用発光素子を断
続点灯しても視覚上連続点灯と見なせるような繰
返し周波数で低レベル期間と高レベル期間とが交
互に存在するチヤンネル切替信号を供給するチヤ
ンネル切替信号供給回路と、前記チヤンネル切替
信号の低レベル期間に前記第１チヤンネルの信号
を選択し、前記チヤンネル切替信号の高レベル期
間に前記第２チヤンネルの信号を選択するように
前記チヤンネル切替信号に応答して前記第１及び
第２のチヤンネルの信号を交互に選択するチヤン
ネル選択スイツチと、前記チヤンネル選択スイツ
チの出力端子と前記第１及び第２チヤンネル用発
光素子の一端との間に接続され且つ前記第１及び
第２チヤンネルの信号のレベルに対応した表示状
態を得るように構成された共通の表示駆動回路
と、前記第１チヤンネル用発光素子の他端と直流
電源との間に接続され且つ前記チヤンネル切替信
号に応答して前記低レベル期間にオン状態となる
ように構成された第１の発光切替スイツチと、前
記第２チヤンネル用発光素子の他端と直流電源と
の間に接続され且つ前記チヤンネル切替信号に応
答して前記高レベル期間にオン状態となるように
構成された第２の発光切替スイツチとから成る信
号レベル表示装置に係わるものである。なお、理
解を容易にするために、上記発明と実施例との対
応関係を示すと、前記第１チヤンネルは左チヤン
ネルＬであり、前記第２チヤンネルは右チヤンネ
ルＲであり、前記第１チヤンネル用発光素子は発
光ダイオードL1〜L12であり、前記第２チヤンネ
ル用発光素子は発光ダイオードR1〜R12であり、
前記チヤンネル切替信号供給回路は50KHzの矩形
波を供給する端子１を含む回路であり、前記チヤ
ンネル選択スイツチはSWで示すスイツチであ
り、前記共通の表示駆動回路はNORゲートN1〜
N11.5、インバータI1〜I11.5、NANDゲート１３，
１４ａ〜１４ｅ，１５ａ〜１５ｅ，１６ａ〜１６
ｅ、インバータ１７ａ〜１７ｅ，１８ａ〜１８ｅ
から成る回路であり、前記第１の発光切替スイツ
チはトランジスタQLとインバータ１９とから成
るスイツチ回路であり、第２の発光切替スイツチ
はトランジスタQRから成るスイツチである。
上記発明によれば、第１及び第２チヤンネル用
発光素子の一端に接続された共通の表示駆動回路
に、第１及び第２チヤンネルの信号が交互に入力
する。しかし、表示駆動回路に第１チヤンネルの
信号が入力している期間には、第１の発光切替ス
イツチがオンになり、第１チヤンネル用発光素子
が駆動されるが、第２の発光切替スイツチはオフ
に保たれ、第２チヤンネル用発光素子は駆動さな
い。従つて、共通の表示駆動回路によつて第１及
び第２チヤンネルの信号レベルの表示が可能にな
り、回路構成の簡略化が可能になる。
発光素子の一端に接続された共通の表示駆動回路
に、第１及び第２チヤンネルの信号が交互に入力
する。しかし、表示駆動回路に第１チヤンネルの
信号が入力している期間には、第１の発光切替ス
イツチがオンになり、第１チヤンネル用発光素子
が駆動されるが、第２の発光切替スイツチはオフ
に保たれ、第２チヤンネル用発光素子は駆動さな
い。従つて、共通の表示駆動回路によつて第１及
び第２チヤンネルの信号レベルの表示が可能にな
り、回路構成の簡略化が可能になる。
次に図面を参照して本発明の１実施例に付いて
述べる。
述べる。
第１Ａ図及び第１Ｂ図は本発明の実施例に係わ
るオーデイオ・ステレオ信号をPCM記録又は再
生する装置に於けるレベル表示装置を示す回路図
である。尚第１Ａ図の回路と第１Ｂ図の回路とは
B0〜B12で示す部分で接続されて一つの回路にな
る。第１Ａ図の左端に設けられている12個の入力
端子a0〜a11はオーデイオ信号をＡ−Ｄ変換器で
Ａ−Ｄ変換して得られる直線符号化されたデジタ
ル信号即ちアナログ信号のレベル情報を含むデジ
タル信号が入力される端子である。上述の直線符
号化されたデジタル信号は、12ビツトから成り、
例えば次のようにして作られる。0dB（例えばＡ
−Ｄ変換器のクリツピングレベル又は信号の最大
値）を基準にしてあるレベルのアナログ信号が入
力された時に0dBのレベルの1/2のレベル即ち−
6dB以上か未満かを判断して、以上であれば
“１”、未満であれば“０”、とする。今、−6dB未
満であるとすれば、次に−6dBの1/2のレベル即
ち−12dB以上であるか未満であるかを判断して
−12dB以上であれば“１”、未満であれば“０”
とする。今−12dB未満であるとすれば、次に−
12dBの1/2のレベル即ち−18dB以上か未満かを
判断して−18dB以上であれば“１”、未満であれ
ば“０”とする。また今、−12dB以上であるとす
れば、−6dBと−12dBとの中間即ち−9dB以上で
あるか未満であるかを判断し、以であれば“１”、
未満であれば“０”とする。上述の如く１／２以
上であるか未満であるかの判断を繰返して12ビツ
トのデジタル信号を作る。
るオーデイオ・ステレオ信号をPCM記録又は再
生する装置に於けるレベル表示装置を示す回路図
である。尚第１Ａ図の回路と第１Ｂ図の回路とは
B0〜B12で示す部分で接続されて一つの回路にな
る。第１Ａ図の左端に設けられている12個の入力
端子a0〜a11はオーデイオ信号をＡ−Ｄ変換器で
Ａ−Ｄ変換して得られる直線符号化されたデジタ
ル信号即ちアナログ信号のレベル情報を含むデジ
タル信号が入力される端子である。上述の直線符
号化されたデジタル信号は、12ビツトから成り、
例えば次のようにして作られる。0dB（例えばＡ
−Ｄ変換器のクリツピングレベル又は信号の最大
値）を基準にしてあるレベルのアナログ信号が入
力された時に0dBのレベルの1/2のレベル即ち−
6dB以上か未満かを判断して、以上であれば
“１”、未満であれば“０”、とする。今、−6dB未
満であるとすれば、次に−6dBの1/2のレベル即
ち−12dB以上であるか未満であるかを判断して
−12dB以上であれば“１”、未満であれば“０”
とする。今−12dB未満であるとすれば、次に−
12dBの1/2のレベル即ち−18dB以上か未満かを
判断して−18dB以上であれば“１”、未満であれ
ば“０”とする。また今、−12dB以上であるとす
れば、−6dBと−12dBとの中間即ち−9dB以上で
あるか未満であるかを判断し、以であれば“１”、
未満であれば“０”とする。上述の如く１／２以
上であるか未満であるかの判断を繰返して12ビツ
トのデジタル信号を作る。
上述のデジタル信号る構成するビツトと入力端
子との関係は、入力端子 a0が−72dB、a1が−66dB、a2が−60dB、a3が
−54dB、a4が−48dB、a5が−42dB、a6が−
36dB、a7が−30dB、a8が−24dB、a9が−18dB、
a10が−12dB、a11が−6dBに対応している。尚図
示はされていないが、極性ビツトとパリテイ・チ
エツク・ビツトとを有し、全体で14ビツトのデジ
タル回路になつている。
子との関係は、入力端子 a0が−72dB、a1が−66dB、a2が−60dB、a3が
−54dB、a4が−48dB、a5が−42dB、a6が−
36dB、a7が−30dB、a8が−24dB、a9が−18dB、
a10が−12dB、a11が−6dBに対応している。尚図
示はされていないが、極性ビツトとパリテイ・チ
エツク・ビツトとを有し、全体で14ビツトのデジ
タル回路になつている。
Ｍは記憶回路即ちメモリであつて、３個の４ビ
ツトメモリm1，m2，m3によつて12ビツトのメモ
リが構成されている。このメモリＭはクリアされ
ている時に入力端子a0〜a11から12ビツトのデジ
タル信号が入力されると同時にこれを記憶する。
そしてクリアされるまでは記憶状態を保持し、次
の入力デジタル信号が発生してもクリアされない
限り記憶内容の書き換えは行われず、前の記憶内
容を出力し続けるものである。
ツトメモリm1，m2，m3によつて12ビツトのメモ
リが構成されている。このメモリＭはクリアされ
ている時に入力端子a0〜a11から12ビツトのデジ
タル信号が入力されると同時にこれを記憶する。
そしてクリアされるまでは記憶状態を保持し、次
の入力デジタル信号が発生してもクリアされない
限り記憶内容の書き換えは行われず、前の記憶内
容を出力し続けるものである。
Comは比較回路即ちコンパレータであつて、
12ビツトの入力Ａとメモリ出力Ｂとをデジタル比
較し、入力Ａが出力Ｂより大のとき即ちＡ＞Ｂの
ときのみ比較出力をラインａに発生するものであ
る。尚このコンパレータComも３個の４ビツト
のコンパレータC1，C2，C3から成る。
12ビツトの入力Ａとメモリ出力Ｂとをデジタル比
較し、入力Ａが出力Ｂより大のとき即ちＡ＞Ｂの
ときのみ比較出力をラインａに発生するものであ
る。尚このコンパレータComも３個の４ビツト
のコンパレータC1，C2，C3から成る。
SWはステレオ信号の左Ｌチヤンネルと右Ｒチ
ヤンネルとを切替るためのスイツチであつて、３
個のスイツチS1，S2，S3から成る。このスイツチ
SWには図示されている左チヤンネルのメモリＭ
から12ビツトのデジタルメモリ出力が入力される
と共に、図示されていない右チヤンネルのメモリ
からの12ビツトのデジタルメモリ出力がＲで示さ
れる端子に入力される。尚図示されていない右チ
ヤンネルも左チヤンネルと全く同様に構成されて
いる。このスイツチSWには端子１から50KHzの
矩形波のチヤンネル切替信号が付与され、この切
替信号 が低レベルのときに左チヤンネルのゲートがオン
になつてメモリＭの左チヤンネルの出力のみがラ
インB0〜B11に伝達され、一方、切替信号が高レ
ベルのときに右チヤンネルのゲートがオンになり
左チヤンネルのゲートはオフになつて右チヤンネ
ルのメモリ出力のみがスイツチSWの出力ライン
B0〜B11に伝達される。従つてスイツチSWの出
力段は左右両チヤンネルで共用されている。この
結果、メモリ出力は50KHzで断続的に表示部に送
られるが、高い繰返し周波数であるので、表示は
連続的に見える。
ヤンネルとを切替るためのスイツチであつて、３
個のスイツチS1，S2，S3から成る。このスイツチ
SWには図示されている左チヤンネルのメモリＭ
から12ビツトのデジタルメモリ出力が入力される
と共に、図示されていない右チヤンネルのメモリ
からの12ビツトのデジタルメモリ出力がＲで示さ
れる端子に入力される。尚図示されていない右チ
ヤンネルも左チヤンネルと全く同様に構成されて
いる。このスイツチSWには端子１から50KHzの
矩形波のチヤンネル切替信号が付与され、この切
替信号 が低レベルのときに左チヤンネルのゲートがオン
になつてメモリＭの左チヤンネルの出力のみがラ
インB0〜B11に伝達され、一方、切替信号が高レ
ベルのときに右チヤンネルのゲートがオンになり
左チヤンネルのゲートはオフになつて右チヤンネ
ルのメモリ出力のみがスイツチSWの出力ライン
B0〜B11に伝達される。従つてスイツチSWの出
力段は左右両チヤンネルで共用されている。この
結果、メモリ出力は50KHzで断続的に表示部に送
られるが、高い繰返し周波数であるので、表示は
連続的に見える。
制御回路２は、３つのNORゲート３，４，５
と、単安定マルチバイブレータ６と、微分回路を
構成するコンデンサ７及び抵抗８と、負の微分信
号を除去するためのダイオード９とから成り、
NORゲート３にはコンパレータComの出力と単
安定マルチバイブレータ６の出力パルスの後縁の
微分パルスとが入力され、NORゲート４，５に
はNORゲート３の出力と端子１０から付与され
る50KHzのチヤンネル切替信号とが入力され、こ
のNORゲート４，５の出力はメモリＭにクリア
信号として付与されていると共に単安定マルチバ
イブレータ６のトリガ信号として付与されてい
る。尚単安定マルチバイブレータ６にはその出力
パルス幅を決定するためのコンデンサ１１と可変
抵抗器１２とが接続されている。この制御回路に
於いてNORゲート４，５はいずれ１個でも差支
えないが、この実施例では容量の関係で２個とし
ている。
と、単安定マルチバイブレータ６と、微分回路を
構成するコンデンサ７及び抵抗８と、負の微分信
号を除去するためのダイオード９とから成り、
NORゲート３にはコンパレータComの出力と単
安定マルチバイブレータ６の出力パルスの後縁の
微分パルスとが入力され、NORゲート４，５に
はNORゲート３の出力と端子１０から付与され
る50KHzのチヤンネル切替信号とが入力され、こ
のNORゲート４，５の出力はメモリＭにクリア
信号として付与されていると共に単安定マルチバ
イブレータ６のトリガ信号として付与されてい
る。尚単安定マルチバイブレータ６にはその出力
パルス幅を決定するためのコンデンサ１１と可変
抵抗器１２とが接続されている。この制御回路に
於いてNORゲート４，５はいずれ１個でも差支
えないが、この実施例では容量の関係で２個とし
ている。
第１Ａ図の回路にラインB0〜B11で接続される
第１Ｂ図の回路に於いて、Ｌは左チヤンネル表示
部であつて、17個の発光ダイオードL1〜L12で構
成されている。またＲは右チヤンネル表示部であ
つて、同様に17個の発光ダイオードR1〜R12で構
成されている。発光ダイオードL1〜L12及びR1〜
R12の配列はdBによる目盛表示に対応しており、
−66dBから0dBまでデジタル信号のレベル順即
ち桁順に配列されている。尚−30dB以下はレベ
ル監視上重要でないので6dB間隔であるが、−
30dBから0dBの間はレベル監視上重要であるの
で3dB間隔になつている。また発光ダイオードL1
〜L11のサフイツクスは入力端子a1〜a11及びライ
ンB1〜B11のサフイツクスに対応している。
第１Ｂ図の回路に於いて、Ｌは左チヤンネル表示
部であつて、17個の発光ダイオードL1〜L12で構
成されている。またＲは右チヤンネル表示部であ
つて、同様に17個の発光ダイオードR1〜R12で構
成されている。発光ダイオードL1〜L12及びR1〜
R12の配列はdBによる目盛表示に対応しており、
−66dBから0dBまでデジタル信号のレベル順即
ち桁順に配列されている。尚−30dB以下はレベ
ル監視上重要でないので6dB間隔であるが、−
30dBから0dBの間はレベル監視上重要であるの
で3dB間隔になつている。また発光ダイオードL1
〜L11のサフイツクスは入力端子a1〜a11及びライ
ンB1〜B11のサフイツクスに対応している。
NANDゲート１３はラインB5〜B11を入力と
し、これ等の総てに高レベルの入力があつた時に
低レベルの出力状態になるものであり、近似的に
0dBを検出するための回路である。従つてこの
NANDゲート１３から低レベル出力があると
0dBの発光ダイオードL12又はR12が発光して信号
レベルが0dBであることが分る。
し、これ等の総てに高レベルの入力があつた時に
低レベルの出力状態になるものであり、近似的に
0dBを検出するための回路である。従つてこの
NANDゲート１３から低レベル出力があると
0dBの発光ダイオードL12又はR12が発光して信号
レベルが0dBであることが分る。
16個のNORゲートN1〜N11.5及び16個のインバ
ータI1〜I11.5はレベルを表わすデジタル信号の最
も大きな桁以下の発光ダイオードを全部発光させ
るためのものである。上記夫々のNORゲートN1
〜N11.5は、3dB検出ラインに夫々接続されてい
ると共に、夫々のインバータI1〜I11.5を介して隣
りのラインに接続されている。従つて、今仮りに
NANDゲート１３から低レベル出力が生じれば、
発光ダイオードL12又はR12が発光すると共に、イ
ンバータI11.5を介してNORゲートN11.5に入力が
付与されその出力も低レベルとなり、発光ダイオ
ードL11.5又はR11.5も発光する。このようにして
残りの発光ダイオードL1〜L11又はR1〜R11も発
光する。
ータI1〜I11.5はレベルを表わすデジタル信号の最
も大きな桁以下の発光ダイオードを全部発光させ
るためのものである。上記夫々のNORゲートN1
〜N11.5は、3dB検出ラインに夫々接続されてい
ると共に、夫々のインバータI1〜I11.5を介して隣
りのラインに接続されている。従つて、今仮りに
NANDゲート１３から低レベル出力が生じれば、
発光ダイオードL12又はR12が発光すると共に、イ
ンバータI11.5を介してNORゲートN11.5に入力が
付与されその出力も低レベルとなり、発光ダイオ
ードL11.5又はR11.5も発光する。このようにして
残りの発光ダイオードL1〜L11又はR1〜R11も発
光する。
３つのNANDゲート１４ａ，１５ａ，１６ａ
及び２つのインバータ１７ａ，１８ａは−3dBの
表示をなすものであつて、NANDゲート１４ａ
の入力はラインB8，B9に接続され、NANDゲー
ト１５ａの入力はNANDゲート１４ａの出力に
接続されていると共にインバータ１７ａを介して
ラインB10に接続され、NANDゲート１６ａの入
力はNANDゲート１５ａの出力とラインB11とに
接続されている。従つて４つのラインB8，B9，
B10，B11が高レベル即ち“１”の状態の時にイ
ンバータ１８ａの出力が低レベルとなり、−3dB
の発光ダイオードL11.5又はR11.5が発光する。ま
た少なくともB11とB10とが高レベルのときも発
光ダイオードL11.5又はR11.5が発光する。またラ
インB11とラインB8，B9とが高レベルの時も発光
ダイオードL11.5又はR11.5が発光する。
及び２つのインバータ１７ａ，１８ａは−3dBの
表示をなすものであつて、NANDゲート１４ａ
の入力はラインB8，B9に接続され、NANDゲー
ト１５ａの入力はNANDゲート１４ａの出力に
接続されていると共にインバータ１７ａを介して
ラインB10に接続され、NANDゲート１６ａの入
力はNANDゲート１５ａの出力とラインB11とに
接続されている。従つて４つのラインB8，B9，
B10，B11が高レベル即ち“１”の状態の時にイ
ンバータ１８ａの出力が低レベルとなり、−3dB
の発光ダイオードL11.5又はR11.5が発光する。ま
た少なくともB11とB10とが高レベルのときも発
光ダイオードL11.5又はR11.5が発光する。またラ
インB11とラインB8，B9とが高レベルの時も発光
ダイオードL11.5又はR11.5が発光する。
NANDゲート１４ｂ，１５ｂ，１６ｂ及びイ
ンバータ１７ｂ，１８ｂは−9dBの発光ダイオー
ドL10.5又はR10.5を発光させるためのものであり、
またNANDゲート１４ｃ，１５ｃ，１６ｃ及び
インバータ１７ｃ，１８ｃは−15dBの発光ダイ
オードL9.5又はR9.5を発光させるものであり、
NANDゲート１４ｄ，１５ｄ，１６ｄ及びイン
バータ１７ｄ，１８ｄは−21dBの発光ダイオー
ドL8.5又はR8.5を発光させるものであり、NAND
ゲート１４ｅ，１５ｅ，１６ｅ及びインバータ１
７ｅ，１８ｅは−27dBの発光ダイオードL7.5又は
R7.5を発光させるものである。
ンバータ１７ｂ，１８ｂは−9dBの発光ダイオー
ドL10.5又はR10.5を発光させるためのものであり、
またNANDゲート１４ｃ，１５ｃ，１６ｃ及び
インバータ１７ｃ，１８ｃは−15dBの発光ダイ
オードL9.5又はR9.5を発光させるものであり、
NANDゲート１４ｄ，１５ｄ，１６ｄ及びイン
バータ１７ｄ，１８ｄは−21dBの発光ダイオー
ドL8.5又はR8.5を発光させるものであり、NAND
ゲート１４ｅ，１５ｅ，１６ｅ及びインバータ１
７ｅ，１８ｅは−27dBの発光ダイオードL7.5又は
R7.5を発光させるものである。
第１Ｂ図の上部に設けられているインバータ１
９及びトランジスタQL，QRは左チヤンネル表示
部Ｌと右チヤンネル表示部Ｒとを選択的に作動さ
せるものであり、ラインB12から50KHzのチヤン
ネル切替信号が入力されると交互にトランジスタ
QL，QRがオン・オフする。即ち、50KHzの高レ
ベル期間にトランジスタQRがオンし、低レベル
期間にトランジスタQLがオンする。
９及びトランジスタQL，QRは左チヤンネル表示
部Ｌと右チヤンネル表示部Ｒとを選択的に作動さ
せるものであり、ラインB12から50KHzのチヤン
ネル切替信号が入力されると交互にトランジスタ
QL，QRがオン・オフする。即ち、50KHzの高レ
ベル期間にトランジスタQRがオンし、低レベル
期間にトランジスタQLがオンする。
次に上述のレベル表示装置の動作を原理図をを
参照して述べる。第２図は第１Ａ図に於けるピー
クレベル表示を改善する回路を原理的に示すもの
であり、第１Ａ図と実質的に等価である。第２図
の回路では理解を容易にするために第１Ａ図の
NORゲート３をORゲート３ａとし、また２つの
NORゲート４，５をNANDゲート４ａとしてい
る。まず、電源を投入すると、ノイズでトリガさ
れて単安定マルチバイブレータ６が発振し、第３
図ｆに示す如く端子からパルス幅τのパルスが
発生する。勿論、ORゲート３ａ等からトリガパ
ルスを印加してマルチバイブレータ６を発振させ
てもよい。パルス幅τは可変抵抗器１２によつて
調整する。今、コンパレータComから出力が発
生していないとすれば、端子から得られるパル
ス幅τの出力の後縁に於いて、微分パルスが第３
図ｂに示す如く発生し、これらNORゲート３ａ
に入力され、第３図ｃに示す出力が得られ、これ
がANDゲート４ａに入力される。一方、端子１
０からは第３図ｄに示す50KHzのチヤンネル切換
信号がANDゲート４ａに入力されており、第３
図ｃに示すORゲート3aの出力パルスの期間に必
ず切替信号が入る。これにより、切替信号とOR
出力とのAND出力が第３図ｅに示す如く得られ、
第３図ｅに示す信号が、メモリＭにクリア信号と
して付与されると共に、単安定マルチバイブレー
タ６にトリガ信号として付与される。コンパレー
タComから比較出力が発生しない期間には、単
安定マルチバイブレータ６がパルス幅τの発振を
繰返し、τ時間経過毎にメモリＭがクリアされ
て、メモリＭに新しい入力デジタル信号が書き込
まれる。
参照して述べる。第２図は第１Ａ図に於けるピー
クレベル表示を改善する回路を原理的に示すもの
であり、第１Ａ図と実質的に等価である。第２図
の回路では理解を容易にするために第１Ａ図の
NORゲート３をORゲート３ａとし、また２つの
NORゲート４，５をNANDゲート４ａとしてい
る。まず、電源を投入すると、ノイズでトリガさ
れて単安定マルチバイブレータ６が発振し、第３
図ｆに示す如く端子からパルス幅τのパルスが
発生する。勿論、ORゲート３ａ等からトリガパ
ルスを印加してマルチバイブレータ６を発振させ
てもよい。パルス幅τは可変抵抗器１２によつて
調整する。今、コンパレータComから出力が発
生していないとすれば、端子から得られるパル
ス幅τの出力の後縁に於いて、微分パルスが第３
図ｂに示す如く発生し、これらNORゲート３ａ
に入力され、第３図ｃに示す出力が得られ、これ
がANDゲート４ａに入力される。一方、端子１
０からは第３図ｄに示す50KHzのチヤンネル切換
信号がANDゲート４ａに入力されており、第３
図ｃに示すORゲート3aの出力パルスの期間に必
ず切替信号が入る。これにより、切替信号とOR
出力とのAND出力が第３図ｅに示す如く得られ、
第３図ｅに示す信号が、メモリＭにクリア信号と
して付与されると共に、単安定マルチバイブレー
タ６にトリガ信号として付与される。コンパレー
タComから比較出力が発生しない期間には、単
安定マルチバイブレータ６がパルス幅τの発振を
繰返し、τ時間経過毎にメモリＭがクリアされ
て、メモリＭに新しい入力デジタル信号が書き込
まれる。
メモリＭには直線符号化された12ビツトで１ワ
ードとなるデジタル信号が所定のサンプリング周
期で送られてくる。しかし、第３図ｅに示すクリ
ア信号でメモリＭの記憶デジタル信号がクリアさ
れない限り、新しい入力デジタル信号の書き込み
は行われず、記憶状態が保持される。従つて、コ
ンパレータComから出力が発生しなければ、保
持時間τの間は同一のメモリデジタル出力が発生
しており、表示部Ｌに於いて、τ時間同一表示が
保たれる。τは約数百msecに設定されているの
で、発光ダイオードL1〜L12による表示部Ｌでの
表示を明確に知ることが出来る。
ードとなるデジタル信号が所定のサンプリング周
期で送られてくる。しかし、第３図ｅに示すクリ
ア信号でメモリＭの記憶デジタル信号がクリアさ
れない限り、新しい入力デジタル信号の書き込み
は行われず、記憶状態が保持される。従つて、コ
ンパレータComから出力が発生しなければ、保
持時間τの間は同一のメモリデジタル出力が発生
しており、表示部Ｌに於いて、τ時間同一表示が
保たれる。τは約数百msecに設定されているの
で、発光ダイオードL1〜L12による表示部Ｌでの
表示を明確に知ることが出来る。
メモリＭの入力デジタル信号が出力デジタル信
号より大きくなると、コンパレータComから第
３図ａに示す如くt1で比較出力が発生する。この
結果、第３図Ｃに示す如く時点t1でORゲート３
ａからも出力が発生し、OR出力と切替信号との
AND出力が第３図ｅに示す如く発生し、保持時
間τに無関係にクリア信号がメモリＭに付与さ
れ、メモリＭには新しい入力デジタル信号が書き
込まれ、表示部Ｌに新しいデジタル信号のレベル
が表示される。これと共に、単安定マルチバイブ
レータ６にもトリガ信号が付与され、第３図ｆに
示す如くt2から新たにパルス幅τの発振を開始す
る。引続いて比較出力が発生すれば、パルス幅τ
の発振は勿論中断され、新たにパルス幅τの発振
を再び開始する。
号より大きくなると、コンパレータComから第
３図ａに示す如くt1で比較出力が発生する。この
結果、第３図Ｃに示す如く時点t1でORゲート３
ａからも出力が発生し、OR出力と切替信号との
AND出力が第３図ｅに示す如く発生し、保持時
間τに無関係にクリア信号がメモリＭに付与さ
れ、メモリＭには新しい入力デジタル信号が書き
込まれ、表示部Ｌに新しいデジタル信号のレベル
が表示される。これと共に、単安定マルチバイブ
レータ６にもトリガ信号が付与され、第３図ｆに
示す如くt2から新たにパルス幅τの発振を開始す
る。引続いて比較出力が発生すれば、パルス幅τ
の発振は勿論中断され、新たにパルス幅τの発振
を再び開始する。
今、入力デジタル信号がピーク値に向つて徐々
に大きくなり、しかる後徐々に小さくなるとすれ
ば、ピーク値に達する迄はサンプリング周期毎に
入力デジタル信号が記憶デジタル信号より大であ
るので、コンパレータComから比較出力が発生
し、常に新しいデジタル信号がメモリＭに書き込
まれ、これが表示部Ｌで表示される。従つて応答
遅れのない状態で表示される。このような表示か
らピーク値に達し、今度は逆に徐々にレベルが低
下すれば、コンパレータComから出力が発生し
なくなるので、デジタル信号のピーク値が例えば
τ時間保持された状態となり、ピークレベルを表
示部Ｌで明確に判断することが出来る。τ時間後
にはピークレベルの表示が解除され、その時点に
於けるデジタル信号がメモリＭに書き込まれ、こ
れが、次のクリア信号が発生するまで保持され
る。
に大きくなり、しかる後徐々に小さくなるとすれ
ば、ピーク値に達する迄はサンプリング周期毎に
入力デジタル信号が記憶デジタル信号より大であ
るので、コンパレータComから比較出力が発生
し、常に新しいデジタル信号がメモリＭに書き込
まれ、これが表示部Ｌで表示される。従つて応答
遅れのない状態で表示される。このような表示か
らピーク値に達し、今度は逆に徐々にレベルが低
下すれば、コンパレータComから出力が発生し
なくなるので、デジタル信号のピーク値が例えば
τ時間保持された状態となり、ピークレベルを表
示部Ｌで明確に判断することが出来る。τ時間後
にはピークレベルの表示が解除され、その時点に
於けるデジタル信号がメモリＭに書き込まれ、こ
れが、次のクリア信号が発生するまで保持され
る。
メモリＭの出力は第１Ａ図に於けるスイツチ
SWで断続されて表示部Ｌに伝達されるが、この
断続は50KHzの高い周波数に対応した周期でなさ
れるので、表示部Ｌ又はＲに於いては連続的に表
示として観察することが出来る。このチヤンネル
切替動作をもう少し詳しく述べると、端子１から
送られる50KHzの矩形波信号の低レベル期間に於
いては左チヤンネルの信号が左チヤンネルのメモ
リＭから線B0〜B11に送られ、一方右チヤンネル
のメモリ（図示せず）からの信号は遮断されてい
る。この期間に於いてはトランジスタQLがオン
し、表示部Ｌの発光ダイオードが＋5Vの電源で
付勢されて発光する。この時トランジスタQRは
オフであり、ラインB1〜B11に信号があつても表
示部Ｒの発光ダイオードは発光しない。チヤンネ
ル切替信号が高レベルの期間に於いては逆の動作
となり、右チヤンネルのメモリ出力が伝送されて
表示部Ｒの発光ダイオードが発光する。従つてこ
の装置は表示制御回路を共用することによつて簡
略化されている。
SWで断続されて表示部Ｌに伝達されるが、この
断続は50KHzの高い周波数に対応した周期でなさ
れるので、表示部Ｌ又はＲに於いては連続的に表
示として観察することが出来る。このチヤンネル
切替動作をもう少し詳しく述べると、端子１から
送られる50KHzの矩形波信号の低レベル期間に於
いては左チヤンネルの信号が左チヤンネルのメモ
リＭから線B0〜B11に送られ、一方右チヤンネル
のメモリ（図示せず）からの信号は遮断されてい
る。この期間に於いてはトランジスタQLがオン
し、表示部Ｌの発光ダイオードが＋5Vの電源で
付勢されて発光する。この時トランジスタQRは
オフであり、ラインB1〜B11に信号があつても表
示部Ｒの発光ダイオードは発光しない。チヤンネ
ル切替信号が高レベルの期間に於いては逆の動作
となり、右チヤンネルのメモリ出力が伝送されて
表示部Ｒの発光ダイオードが発光する。従つてこ
の装置は表示制御回路を共用することによつて簡
略化されている。
第４図は3dB間隔の表示を説明するための原理
図であり、第１Ｂ図に於ける0dB、−3dB、−6dB
の表示回路のみを原理的に示すものである。この
回路では、理解を容易にするために第１Ｂ図の
NANDゲート１４ａの代りにANDゲート１４、
NANDゲート１５ａとインバータ１７ａの代り
にORゲート１５、NANDゲート１３の代りにイ
ンバータIV1、NORゲートN11の代りにインバー
タIV2が設けられ、インバータ１８ａとNORゲー
トN11.5は省略されている。しかし、第１Ｂ図の
回路と第４図の回路は電気的に等価である。入力
端子a0〜a11には直線符号化されたデジタル信号
が入力されるため、6dBステツプのデジタル信号
が表示回路にラインB0〜B11で送られてくる。こ
れをそのまま表示すれば、6dBステツプでしか表
示出来ない。信号レベルの監視上極めて重要な部
分である0dB近傍が6dBステツプの粗い表示では
不都合であるので、中間値表示をしている。第４
図に於ける入力端子１〜４はラインB8〜B11に対
応し、入力端子５はB6〜B11のAND出力に応す
るものであつて、数字が大きい程デジタル信号の
高位レベル段となつている。第１〜第５のレベル
段の出力は−24，−18，−12，−６，0dBに対応し、
この出力は第１Ｂ図に示す如く中間表示回路を介
さなくとも表示出来る。しかし、例えば、第４の
レベル段と第５のレベル段との中間レベルの表示
は、中間表示回路を設けないと表示出来ない。中
間表示回路の出力は正確な中間値ではないが、略
中間値値である。
図であり、第１Ｂ図に於ける0dB、−3dB、−6dB
の表示回路のみを原理的に示すものである。この
回路では、理解を容易にするために第１Ｂ図の
NANDゲート１４ａの代りにANDゲート１４、
NANDゲート１５ａとインバータ１７ａの代り
にORゲート１５、NANDゲート１３の代りにイ
ンバータIV1、NORゲートN11の代りにインバー
タIV2が設けられ、インバータ１８ａとNORゲー
トN11.5は省略されている。しかし、第１Ｂ図の
回路と第４図の回路は電気的に等価である。入力
端子a0〜a11には直線符号化されたデジタル信号
が入力されるため、6dBステツプのデジタル信号
が表示回路にラインB0〜B11で送られてくる。こ
れをそのまま表示すれば、6dBステツプでしか表
示出来ない。信号レベルの監視上極めて重要な部
分である0dB近傍が6dBステツプの粗い表示では
不都合であるので、中間値表示をしている。第４
図に於ける入力端子１〜４はラインB8〜B11に対
応し、入力端子５はB6〜B11のAND出力に応す
るものであつて、数字が大きい程デジタル信号の
高位レベル段となつている。第１〜第５のレベル
段の出力は−24，−18，−12，−６，0dBに対応し、
この出力は第１Ｂ図に示す如く中間表示回路を介
さなくとも表示出来る。しかし、例えば、第４の
レベル段と第５のレベル段との中間レベルの表示
は、中間表示回路を設けないと表示出来ない。中
間表示回路の出力は正確な中間値ではないが、略
中間値値である。
第５図は第４図の各部の状態を示ものであり、
この図から明らかなように、中間表示の発光ダイ
オードL11.5は、入力端子４の第４のレベル段と入
力端子３の第３のレベル段との両方に同時に信号
が入来した時か又は、入力端子４の第４のレベル
段と入力端子２の第２のレベル段と入力端子１の
第１のレベル段とに夫々同時に信号が入来した時
に発光する。例えば、今、デジタル信号が−2dB
のレベルを表わす信号であるとすれば、直線符号
化することによつて、最大値に対応する0dBの1/
２の−6dB以上であるので、ラインB11の入力端子
４に“１”が入力され、−6dB以上であることを
示す発光ダイオードL11が発光する。−2dBのレベ
ルは−6dBの1/2のレベルよりも更に大きいので、
−12dBに対応したラインB10即ち入力端子４に
“１”の入力があり、ORゲート１５から出力が
生じ、NANDゲート１６に２つの入力が入るた
め発光ダイオードL11.5が発光し、−3dB以上のレ
ベルであることを知らせる。従つて従来の回路で
は−2dBの信号であつても−6dBの発光ダイオー
ドが最大レベルとして発光したのみであつたのに
対し、本装置では−2dBの信号に対して−3dBの
発光ダイオードが発光し、レベルを正確に知るこ
とが出来る。
この図から明らかなように、中間表示の発光ダイ
オードL11.5は、入力端子４の第４のレベル段と入
力端子３の第３のレベル段との両方に同時に信号
が入来した時か又は、入力端子４の第４のレベル
段と入力端子２の第２のレベル段と入力端子１の
第１のレベル段とに夫々同時に信号が入来した時
に発光する。例えば、今、デジタル信号が−2dB
のレベルを表わす信号であるとすれば、直線符号
化することによつて、最大値に対応する0dBの1/
２の−6dB以上であるので、ラインB11の入力端子
４に“１”が入力され、−6dB以上であることを
示す発光ダイオードL11が発光する。−2dBのレベ
ルは−6dBの1/2のレベルよりも更に大きいので、
−12dBに対応したラインB10即ち入力端子４に
“１”の入力があり、ORゲート１５から出力が
生じ、NANDゲート１６に２つの入力が入るた
め発光ダイオードL11.5が発光し、−3dB以上のレ
ベルであることを知らせる。従つて従来の回路で
は−2dBの信号であつても−6dBの発光ダイオー
ドが最大レベルとして発光したのみであつたのに
対し、本装置では−2dBの信号に対して−3dBの
発光ダイオードが発光し、レベルを正確に知るこ
とが出来る。
今、発光ダイオードL11.5の表示に付いて述べた
が、発光ダイオードL10.5，L9.5，L8.5，L7.5も全く
同様な原理で発光する。即ち、少なくとも２つ以
上の隣接する下位段レベルの出力ラインから信号
を受けた時に表示用出力を発生する論理回路を設
けることによつて中間レベルの表示がなされる。
これにより、−30dBから0dBの間では3dB間隔で
レベルを知ることが出来る。
が、発光ダイオードL10.5，L9.5，L8.5，L7.5も全く
同様な原理で発光する。即ち、少なくとも２つ以
上の隣接する下位段レベルの出力ラインから信号
を受けた時に表示用出力を発生する論理回路を設
けることによつて中間レベルの表示がなされる。
これにより、−30dBから0dBの間では3dB間隔で
レベルを知ることが出来る。
これ迄の説明から理解出来るように、本実施例
の表示装置によれば、ピーク値に至るまでは応答
遅れのない状態でレベル表示が出来、ピーク値に
なるとこれよりも大きなピークが入来しない限
り、所定時間即ちτ時間メモリＭにてピーク値が
保持され、表示部Ｌ又はＲに於ける表示も実質的
にτ時間保持されるので、ピークレベルを極めて
容易に監視出来る。
の表示装置によれば、ピーク値に至るまでは応答
遅れのない状態でレベル表示が出来、ピーク値に
なるとこれよりも大きなピークが入来しない限
り、所定時間即ちτ時間メモリＭにてピーク値が
保持され、表示部Ｌ又はＲに於ける表示も実質的
にτ時間保持されるので、ピークレベルを極めて
容易に監視出来る。
また、デジタル信号の夫々のビツト回路に共通
に制御回路２が設けられているので、発光ダイオ
ードによる表示延長時間の調整を容易に行うこと
が出来る。
に制御回路２が設けられているので、発光ダイオ
ードによる表示延長時間の調整を容易に行うこと
が出来る。
またチヤンネル切替のためのスイツチSWを設
け、これを高周波駆動して左チヤンネルの信号と
右チヤンネルの信号とを交互に送り出し、且つ表
示部ＬとＲとをトランジスタQL，QRで切替駆動
しているので、同一の表示駆動回路で両チヤンネ
ルの表示を同時に行うことが出来る。従つて回路
が極めて簡略化されている。
け、これを高周波駆動して左チヤンネルの信号と
右チヤンネルの信号とを交互に送り出し、且つ表
示部ＬとＲとをトランジスタQL，QRで切替駆動
しているので、同一の表示駆動回路で両チヤンネ
ルの表示を同時に行うことが出来る。従つて回路
が極めて簡略化されている。
また中間表示回路を設けているので、正確にレ
ベルを表示することが出来る。
ベルを表示することが出来る。
また極めて簡単な回路構成で中間のレベル表示
を達成出来る。
を達成出来る。
またデジタル信号の最高桁の発光ダイオードが
発光すると、それ以下の桁の発光ダイオードも発
光するようになつているので、極めて監視し易い
状態にアナログ表示出来る。
発光すると、それ以下の桁の発光ダイオードも発
光するようになつているので、極めて監視し易い
状態にアナログ表示出来る。
以上本発明の実施例に付いて述べたが、本発明
は上述の実施例に限定されるものではなく、更に
変形可能なものである。例えば0dB近傍の表示回
路を第６図に示す如くANDゲート２０〜２４、
インバータ２５〜３１、発光ダイオードL11a〜
L11e、L11及びL12で構成して1dB間隔の表示にし
てもよい。またオーデイオ信号以外のデジタル信
号のレベル表示にも適用可能である。また中間レ
ベル表示範囲を増減しても差支えない。又各部の
論理回路を実施例以外の構成としてもよい。また
発光ダイオードの代りにランプ等の表示素子を使
用してもよい。
は上述の実施例に限定されるものではなく、更に
変形可能なものである。例えば0dB近傍の表示回
路を第６図に示す如くANDゲート２０〜２４、
インバータ２５〜３１、発光ダイオードL11a〜
L11e、L11及びL12で構成して1dB間隔の表示にし
てもよい。またオーデイオ信号以外のデジタル信
号のレベル表示にも適用可能である。また中間レ
ベル表示範囲を増減しても差支えない。又各部の
論理回路を実施例以外の構成としてもよい。また
発光ダイオードの代りにランプ等の表示素子を使
用してもよい。
第１Ａ図及び第１Ｂ図は本発明の１実施例に係
わる信号レベル表示装置を示す回路図、第２図は
第１Ａ図の一部を原理的に示す回路図、第３図は
第２図の各部の波形図、第４図は第１Ｂ図の１部
を原理的に示す回路図、第５図は第４図の動作を
示す説明図、第６図は表示回路の変形例を示す回
路図である。 尚図面に用いられている符号に於いて、Ｍはメ
モリ、Comはコンパレータ、Ｌ，Ｒは表示部、
L1〜L12，R1〜R12は発光ダイオード、２は制御
回路、３，４，５はNORゲート、６は単安定マ
ルチバイブレータ、１３はNANDゲート、１４
ａ，１５ａ，１６ａはNANDゲートである。
わる信号レベル表示装置を示す回路図、第２図は
第１Ａ図の一部を原理的に示す回路図、第３図は
第２図の各部の波形図、第４図は第１Ｂ図の１部
を原理的に示す回路図、第５図は第４図の動作を
示す説明図、第６図は表示回路の変形例を示す回
路図である。 尚図面に用いられている符号に於いて、Ｍはメ
モリ、Comはコンパレータ、Ｌ，Ｒは表示部、
L1〜L12，R1〜R12は発光ダイオード、２は制御
回路、３，４，５はNORゲート、６は単安定マ
ルチバイブレータ、１３はNANDゲート、１４
ａ，１５ａ，１６ａはNANDゲートである。
Claims (1)
- 【特許請求の範囲】 １ 第１チヤンネルの信号のレベルを表示するた
めの第１チヤンネル用発光素子と、 第２チヤンネルの信号のレベルを表示するため
の第２チヤンネル用発光素子と、 前記第１及び第２チヤンネル用発光素子を断続
点灯しても視覚上連続点灯と見なせるような繰返
し周波数で低レベル期間と高レベル期間とが交互
に存在するチヤンネル切替信号を供給するチヤン
ネル切替信号供給回路と、 前記チヤンネル切替信号の低レベル期間に前記
第１チヤンネルの信号を選択し、前記チヤンネル
切替信号の高レベル期間に前記第２チヤンネルの
信号を選択するように前記チヤンネル切替信号に
応答して前記第１及び第２のチヤンネルの信号を
交互に選択するチヤンネル選択スイツチと、 前記チヤンネル選択スイツチの出力端子と前記
第１及び第２チヤンネル用発光素子の一端との間
に接続され且つ前記第１及び第２チヤンネルの信
号のレベルに対応した表示状態を得るように形成
された共通の表示駆動回路と、 前記第１チヤンネル用発光素子の他端と直流電
源との間に接続され且つ前記チヤンネル切替信号
に応答して前記低レベル期間にオン状態となるよ
うに構成された第１の発光切替スイツチと、 前記第２チヤンネル用発光素子の他端と直流電
源との間に接続され且つ前記チヤンネル切替信号
に応答して前記高レベル期間にオン状態となるよ
うに構成された第２の発光切替スイツチと、 から成る信号レベル表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193923A JPS59112800A (ja) | 1983-10-17 | 1983-10-17 | 信号レベル表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58193923A JPS59112800A (ja) | 1983-10-17 | 1983-10-17 | 信号レベル表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51084571A Division JPS6052494B2 (ja) | 1976-07-16 | 1976-07-16 | 信号レベル表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112800A JPS59112800A (ja) | 1984-06-29 |
| JPH0258840B2 true JPH0258840B2 (ja) | 1990-12-10 |
Family
ID=16315984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58193923A Granted JPS59112800A (ja) | 1983-10-17 | 1983-10-17 | 信号レベル表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112800A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484520A (ja) * | 1990-07-26 | 1992-03-17 | Matsushita Electric Ind Co Ltd | Ａｄ変換装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0277791A (ja) * | 1988-09-13 | 1990-03-16 | Nakamichi Corp | レベル表示装置 |
| JP2007251621A (ja) * | 2006-03-16 | 2007-09-27 | Nippon Hoso Kyokai <Nhk> | 指示装置および指示プログラム |
-
1983
- 1983-10-17 JP JP58193923A patent/JPS59112800A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484520A (ja) * | 1990-07-26 | 1992-03-17 | Matsushita Electric Ind Co Ltd | Ａｄ変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59112800A (ja) | 1984-06-29 |
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