JPS593950A - ゲ−トアレイチツプ - Google Patents

ゲ−トアレイチツプ

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JPS593950A
JPS593950A JP57111529A JP11152982A JPS593950A JP S593950 A JPS593950 A JP S593950A JP 57111529 A JP57111529 A JP 57111529A JP 11152982 A JP11152982 A JP 11152982A JP S593950 A JPS593950 A JP S593950A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 不発明はチップサイズ自在のゲート・アレイＬＳＩチッ
プに関し、より畦しくに半導体集積回路チップの内部（
ても入出力回路を形成可能にして任意の大きさおよび任
意のゲート数のチップに切ｗＩ口■耗にしたゲート・ア
レイＬＳＩチップに関する。
（２）発明の背景 皐導体集槓回路の果槓度の向上に伴なって、必要に応じ
てｆ−Ｅ意のゲート数および任意のテップサイズｋＭっ
たゲート・アレイＬＳＩチップの実状が要望きれるよう
になって来た。
（３）促米接衝と問題点 一般に、ゲート・アレイＬＳＩチップの１何部（１、イ
ンバータ、ＮＡＮＤゲート、ＮＯＲゲート寺のｎ［望の
回路全構成するための一方向（て延びる多数のゲート戸
セル・アレイとこれらのゲート−セル−アレイ相々ｌに
自己勝を処すために各ゲート・セル・アレイの間に設り
らｔ″した記載用穎域と刀・ら、？−〕ており、チップ
の周辺には入出力パッドおよび入出力（ロ）ｗ！！全形
成するための入力保護回路、入出カバソファー等が配列
されている。
従来のゲート拳アレイＬＳＩチップは内部に入出力パッ
ドや入出力回路を形成する領域を侍声なかつ之のでチッ
プを切＠することは不可能であり、１つのバルクパター
ンからはゲート数およびチップサイズが同一の一種類の
チップしか夾現できなかった。このため、必要なゲルト
数が少ない場合、チップ上に不便用のゲートが存在する
ことになり、ゲートに無駄が生じるばかりかチップサイ
ズも不必要に大きなものとなっていた。
（４）発明の目的 不発明の目的はゲートΦアレイＬＳＩチップ内部の配線
領域に切断領域を設け、その切断領域の近傍に入出力回
路を形成するという構想に基づき、１テツプのゲート・
アレイＬＳＩを切断して槽数チップのゲート・アレイＬ
ＳＩ金得ること全可能にし、それにより設計に応じたゲ
ート数およびチップサイズｋｎつゲート拳アレイＬＳＩ
チップを得ることにある。
（５）発明の構成 上記の目的を達成するための本発明の要旨は、半導体基
体に、ｎｒ足の間隔だけ隔てられて互いに平行に配列さ
れた複数のベーシックセル々りと、該半導体基体の該ベ
ーシックセル列間の領域に形成された複数の入出力回路
用不純物領域を有することを特徴とするゲートアレイチ
ップにある。
上記のゲートアレイチップに２いて、該頷数の入出力回
路用不純物領域上には絶縁口ｑが形成さｔｔ１該Ｐ！縁
模には遺折的にコンタクト窓が設けられて核不杵物領域
と該ベーンツクセル列の少なくとも１つのベーンツクセ
ルとが該コンタクト窓を介して電気的に接続されている
。さらに、上記のゲートアレイチップにおいて、該コン
タクト窓を弁して接続された該不純物領域と核ベーシッ
クセルとは人・ｎ」刀Ｌ９ｊ路を構成してしつる。
（６）発明の実施例 以下、図ｔｎ＋によって本発明の実施例ケ便来ｆ刊と対
比して８ｉ５２明°Ｔる。
第１図は従来の１チツプのゲート串アレイＬＳＩ？饋略
的に示す平面図である０同図において、ゲート・アレイ
ＬＳＩチップ１の周辺部に入出カバノド２が多数配列さ
れており、入出力パラトノ内側に入出力パッドに隣接し
て入出力回路３が形成されている。入出力回路３０更に
内側の領域には一方同に延びる多数のベーシック・セル
・アレイ′４が間隔を置いて配列されている。入出力回
［３とベーシック・セル・アレイ４との間および各ベー
シック・セル・アレイ間の領域は配線用領域５である。
入出力パッド２、入出力回路３、ベーシック・セル・ア
レイ４および配線領域５はバルク６上に形成されている
。
第２図は第１図に示したチップ１の内側に配列イれてい
るベーシック・セル争アレイ４とその間の配線用領域５
を示す拡大平面図である。同図に示されるように、ベー
シックセル・アレイ４はバルクパターンで形成された同
一構造の多数のベーシック・セルＢＣｋ一方向に配列し
て構成されている。６配線領域５は一般にフィールド部
と称され、バルクパターンを持たない酸化膜のノヮい場
所であシ、各配線領域５の１周は同一である０このよう
に狭い幅の配線領域に入出カバノドを形成することは現
在の技術では不可能なので、従来のチップの内側に人出
力パッドや人出カ回ｋｆ６’を形成することができず、
従ってチップ全切断して所望のゲート数あるいはＰｆｒ
望のチップサイズのチップ全得ることができなかった。
第３図は不発明の一夾確倒によるゲート・アレイＬＳＩ
チップの概略金示す平面図である。同図において、チッ
プ１０の周辺部のバルク１５上には従来同様に多数の周
辺人出カバノド２ｏが配列されておυ、周辺人出カバノ
ド２ｏの内部には従来同様に川辺入出カバノド２ｏに隣
接して尚送入出力回路３０が形成されている０各辺の入
出力パッドおよび入出力回路は、不発明により設けられ
た切断領域（図の斜線部分）６１．６２によって分離さ
れている。不央隨例においては、チップ１０は切断領域
６１．６２によって４１１ｆｆｉの小チップに分断可能
なようＫなっている。周辺部〃」刀胞路３０の更に内側
には、縦方向に延びるベーシック・セル・アレイ４０が
配線領域５０全介して多゛数配列されている。ベーシッ
ク・セル−アレイ４０の各々は、チップの中央を横方向
に延びている切断領域６２によって上下に分離されてい
る。
チップ中央部の上ｆｌｌｌヲ縦万同縦方行する、隣接す
る２つのベーシック・セル・アレイ４０１，４０１の間
の配線領域、およびチップ中央部のＴｌ１ｌｌヲ縦方向
に走行する、隣接する２つのベーシック・セル・アレイ
４０．、４０．の間の配線領域が縦方向に走行する切断
領域６１となっている。ベーシック・セル・アレイ４０
＋−４０ｍに隣接し、且つベーシック−セル・アレイ４
０．に関して切断領域６１と反対の側にある配線領域５
０□は入出カッ（ラド形成領域となっている０同様にベ
ーシック・セル−アレイ４０ｔ、　４０４に隣接する配
線領域５０ｔ％入出力パッド形成領域となっている。配
線領域５０１に隣接する２つのベーシック・セル・プレ
イ４０Ｂ＝　４０ｓとその間の配線領域５０゜とて入出
力回路ＩＯ，が形成される０同様に、配線領域５０．に
隣接する２つのベーシック−セル・アレイ４０ｖ−４０
ｇとその間の配が領域５０４とで入出力回路Ｉ０１が形
成される０下側にも同様にして配′ＩｆｌＪ！領域５０
．．５０．にそれぞれｔｉｌｌ接して入出力回路ＩＯａ
、ＩＯ４がそれぞれ形成される０本実施例においては、
切断領域６１となる配Ｗ鎮域の幅を他の配線領域の幅よ
４Ｍ−とじ、入出力パッド形成領域となる配線領域５０
１および５０２の幅を他の配線領域の幅より大として、
入出力パッドの形成を可能にしている〇 一部、横方向に走行する切断領域６２内の上側および下
側にもそれぞれ入出力パッドが形成され、この切断領域
６２の近傍の必要な数のベーシック・セルと必要な面積
の配線領域５０とで入出力回路Ｉ０５　、ＩＯａ　、Ｉ
ＯｙおよびＩＯａが形成される。
切断領域の中央で切断することによシ、ゲート・アレイ
・ＬＳＩチップ１０は４個のチップに分離することがで
きる。
入出力パッドおよび入出力回路が形成される分離領域の
近傍を第４図以下によって更に詳細に説明する。
第４図は第３図のチップを縦方向に切断する前と切断後
のチップの一部を示す拡大平面図である。
同図の上側は切断前のチップの−ｓ′ｔ−示しておシ、
下側は切断後のチップの一部を示している。各ベーシッ
ク・セル・アレイは従来同様に、同一構造の多数のベー
シック・セル（ＢＣ）を一方向に配列して構成されてい
る。各ベーシック・セル（ＢＣ）の寸法は従来と同一で
ある。切断領域６１と人出カバラド形成領域５０．以外
の、ベーシック−セル・アレイ間の配線領域の幅は従来
と同一であるが、切断領域６１の幅は他の配線領域の幅
よシ狭く、入出力パッド形成領域５０．の幅は他の配線
領域の幅よシ広くしである。入出力パッド形成領域５０
□の幅を他の配線領域の幅よ）広くしたことにより、入
出力パッド形成領域５０１に入出力パッドを形成するこ
とができるようになった。
入出力回路を形成する場合必要なものは、保護ダイオー
ド、入力バッファ、出力バッファ、およびトライステー
ト出力回路である。このうち、入力バッ７アや、出力バ
ッファ、互たトライステート出力回路などは入出力回路
のａｉ＠によシネ要の場合もある。出力バッファとトラ
イステート用出力回路を構成するトランジスタのゲート
幅はベーシックセル（ＢＣ）ｔ−１ｇ成するトランジス
タのゲート幅の整数倍なので、出力バッファとトライス
テート用出力回路はベーシック舎セル・アレイ４０゜お
よび４０６のベーシックセルで構成される。入力バッフ
ァを構成するトランジスタのゲート幅はベーシック・セ
ル・アレイのトランジスタのゲート幅よシ小なので、ベ
ーシック・セル（ＢＣ）で構成することができない。こ
のため、ベーシック・セル−アレイ４０１と４０．の間
の配線領域５０゜に予め、入力しくツ７アと保護ダイオ
ードを形成するための不純物領域からなるバルクパター
ンＢ１を形成しておく。この、バルクパターンＢ、が形
成されている入出力回路用領域は、入力バクファ金＃ｆ
成す、るＭＯＳ　　）ランジスタのソース、ドレイン領
域、バイポーラトランジスタのベース、エミッタ領域、
および保護ダイオードの拡散領域となるものであり、チ
ップを切断１ｆｊＡ　４に沿って切断し。
ない場合には窓あけを行わないことによシ他の配線領域
と同様に配線領域として使用できる。
第４図の下側に、切断線ｔ１に沿ってチップ１０を切断
した状態が示されて込る。切断後は、ベーシック・セル
・アレイ４０．は使用されないので点線で示しである。
配線領域５０１に入出力パッドＰ１が形成されている０
配線領域５０．の幅を、入出力パッドＰＩの一辺の長さ
とその周辺の有効パターン禁止領域の幅の和より大にし
ておけば、大田方バッドＰを配線領域５０Ｋに形成する
ことが可能である。ベーシック・セル・アレイ４０．１
゜４０６のベーシック・セル（ＢＣ）と、その間の配線
領域５０．に形成された入力バッファおよび保麹ダイオ
ードのためのバルクパターンＢ１　とで、入出力回路工
Ｏｘが形成されている。
第５゛図は第３図のチップを横方向に切断する前と切断
後のチップの一部全示す拡大平面図である０１司図の左
側は切断前のチップの一８全示しておシ、右側は切断後
のチップの−ｓを示している。切断領域６２は、その中
に人出カバラドを形成可能なよりに充分に広い＠金持っ
ている。切断領域６２に近い領域において、ペイシック
セルアレイ４゜の間の配線領域５０の各々に、入力バッ
ファおよび保−ダイオードのための不純物領域のバルク
パターンＢ！ｌｌ”、第４図に示したバルクパターンＢ
ｌ（！：同様に形成しておく。切断ｆＲ４に沿ってチッ
プを切断した状態が同図右側に示されている。切断領域
６２内に入出力パッドＰ２が形成されてお）、この入出
力パッドＰｔの近傍のベーシックｅセルーアレイ４０内
の必要なベーシック拳セル（ＢＣ）トソの隣９に形成さ
れているバルクパターンＢＲトで入出力回路工ＯＹが形
成されている。
第６図は第４図の平面図において、切断後に配Ｉｗｉ！
″ｔ−施した状態を示す図、第７図４’２第４図の平面
図において、チップを切断しないで用いる場合の配線を
殉じた図である。第６図に示されているように、チップ
を縦方向に切断する場合は、切断領域６１に隣接するベ
ーシック・セル・アレイ４０゜に対しては配線が施され
ず、ｔたバルクパターンＢ、に対しては窓あけが行われ
て配線が織され・て入出力回路が形成される。チップを
切断しないで使用する場合は、第７図に示されるよりに
、切断領域６１は通常の配線領域として使用され、バル
クパターンＢ、に対しては窓あけがなされないので領域
５０．も通常の配線領域として使用できる。
以上の＊施例の説明においてはゲート・アレイＬＳＩチ
ップを４等分に切断する例を示したが、本発明はこれに
限らず、縦方向の切断領域６１および横方向の切断領域
６２は必要に応じて任意の位置に設けることが可能であ
る０また、切断領域は同一方向に２つ以上設けてもよい
。
（７）発明の詳細 な説明したように、本発明によれば、ゲート・アレイＬ
ＳＩチップ内部の配線領域に切断領域を設け、その切断
領域の近傍に入出力回路を形成することにより、１チツ
プのゲート−アレイＬＳＩを切断して複数チップのゲー
ト拳アレイＬＳ　ｌｆｆ１得ることができるので、設計
に応じて無駄のないゲート数およびチップサイズを有す
るゲート・アレイＬＳＩチップが得られる。
【図面の簡単な説明】
第１図は従来の１チツプのゲート・アレイＬＳＩを概略
的に示す平面図、第２図は第１図の平面図の一部拡大図
、第３図は本発明の一実施例によるゲート・アレイＬＳ
Ｉチップの漿略を示す平面図、第４図は第３図のチップ
を縦方向に切断する前と切ＩＦｒ後のチップの一剖金示
す拡大平面図、第５図は第３図のチップを横方向に切断
する前と切断後のチップの一部を示す拡大平面図、第６
図は第４図において、チップ切断後に配線を施した状態
を示す平面図、そして第７図は第４図において、チップ
を切断しないで用いる場合の配線を施した状態を示す平
面図である。 １０・・・ゲート−７レイＬＳＩチツプ、１５・・・バ
ルク、　　　　２０・・・入出力パッド、３０・・・入
１ｉ力回路、４０・・・ベーシック・セル・アレイ、５
０・・・配線領域、 ５０、；５０２・・・入出力パッド形成領域、５０３・
・・入出力回路用不純物領域、５１．６２・・・切断惟
域、 ■０１〜ＩＯ，・・・入出力回路０ 特許出願人 富士通株式会社 特許出願代理人 弁理士　　宵　木　　　朗 弁理士　西舘和之 弁理士　　内　１）幸　男 弁理士　　山　口　昭　之 第１゛図 第２図 第５図 第６図 第７図

Claims (1)

  1. 【特許請求の範囲】 １、半導体基体に、所定の間隔だけ隔てられて互いに平
    行に配列され次複数のベーシックセル列と、該半導体基
    体の該ベーシックセル列間の領域に形成され念俵数の入
    出力回路用不純物領域を有することを′＃飯とするゲー
    トアレイチップ。 ２、該俵数の人出力回路用不線動領域上には絶惨膜が形
    成され、該絶縁膜には選択的にコンタクト窓が設けられ
    て該不紳物領域と該ベーシックセル列の少なくとも１つ
    のベーシックセルとが該コンタクト窓を介して１！！気
    的に接続されていることを特徴とする特許請求の範囲第
    １項記載のゲートアレイチップ。 ３、コ！コンタクト窓を介して接続され次該不線動飴域
    と該ベーシックセルとが入・出力回路を構成しているこ
    とを特徴とする特許請求の範囲第２墳６己載のゲートア
    レイチップ。
JP57111529A 1982-06-30 1982-06-30 ゲ−トアレイチツプ Granted JPS593950A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP57111529A JPS593950A (ja) 1982-06-30 1982-06-30 ゲ−トアレイチツプ
DE8383303760T DE3380507D1 (en) 1982-06-30 1983-06-29 Gate-array chip
EP83303760A EP0098163B1 (en) 1982-06-30 1983-06-29 Gate-array chip
US06/828,097 US4733288A (en) 1982-06-30 1986-02-10 Gate-array chip

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57111529A JPS593950A (ja) 1982-06-30 1982-06-30 ゲ−トアレイチツプ

Publications (2)

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