JPS6273760A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6273760A JPS6273760A JP60213811A JP21381185A JPS6273760A JP S6273760 A JPS6273760 A JP S6273760A JP 60213811 A JP60213811 A JP 60213811A JP 21381185 A JP21381185 A JP 21381185A JP S6273760 A JPS6273760 A JP S6273760A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- current
- substrate
- well
- guard ring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、待にバルク（Ｅ Ｍ Ｏ８
のラッチアップ現象の防止に関するしので、特に出カバ
ツー７アー回路に利用するのに好適な半導体装置に関す
る。
のラッチアップ現象の防止に関するしので、特に出カバ
ツー７アー回路に利用するのに好適な半導体装置に関す
る。
〔発明の技術的行頭および背曜技術の問題点］この種の
０ＭＯ８にはしばしばガードリングが設（プられる。ガ
ートリングとはＦＥＴの周囲を取巻くように形成される
拡散領域で、ＦＥＴ本来の動作には関与せず、外来ノイ
ズ電流をシンクし、そのノイズ電流がＦＥＴの拡散層と
該ＦＥＴが置かれた基体の間の接合をフォワードバイア
スしないようにＭることを目的と覆る。従来のガードリ
ングの構成例を第５図Ｊ５よび第６図に示７゜ガードリ
ング拡散層２，５にはそれぞ第１が置かれた基体（ウェ
ル１又は基板Ｓ）と同一の導電型（それぞれＮ、Ｐ）で
ある。
０ＭＯ８にはしばしばガードリングが設（プられる。ガ
ートリングとはＦＥＴの周囲を取巻くように形成される
拡散領域で、ＦＥＴ本来の動作には関与せず、外来ノイ
ズ電流をシンクし、そのノイズ電流がＦＥＴの拡散層と
該ＦＥＴが置かれた基体の間の接合をフォワードバイア
スしないようにＭることを目的と覆る。従来のガードリ
ングの構成例を第５図Ｊ５よび第６図に示７゜ガードリ
ング拡散層２，５にはそれぞ第１が置かれた基体（ウェ
ル１又は基板Ｓ）と同一の導電型（それぞれＮ、Ｐ）で
ある。
出力端子Ｖｏｕ ｔに電源電圧ＶＤＤよりも大きな電圧
が印＋Ｊｌ］されて、Ｐ型ＦＥＴの拡散層がフォワ−ド
バイアスされ、ノイズ電流が注入されたとき、ガードリ
ンク２は次のように働く。まず注入されたホールの大部
分はＰ型基板Ｓｔ、：流れ込むが、一方−・部がＮ−ウ
ェル１を通ってＮ型ガードリング２からの電子と再結合
するベース電流となる。Ｐ型阜仮Ｓに流れ込んだホール
はＰ型ガートリング５を介して接地電位に流れるものと
、Ｎ！Ｓｌ！Ｆ［丁の下を通って接地電位コンタクｌ〜
から流れるものとに分かれる。もし、Ｐ型ガー１〜リン
グ５がなければ基板Ｓへ流れこんだホールがすべてＮ型
ＦＥＴの下を通り、Ｎ型ＦＥＴ直下の基板電位を押し上
げる事になる。Ｐ型ガートリング５はこれを防ぎランチ
アップ耐量の向上に寄与づ゛る。ウェル１側のガートリ
ング２からシンクされる電流は、Ｐ型ＦＥＴの拡散層を
エミッターとし、Ｐ型基板Ｓをコレクタへと１−る縦型
寄生バイポーラトランジスタの増＋ｌ＞率により決定さ
れ、Ｐ型基板Ｓへ流れる電流づなわらコレクタ電流に対
するウェルガートリングか４流れでる電流すなわちベー
ス電流の比は通常１／１０〜１／１００と小さい。そこ
で基体とは異導電型のガードリングが作られることがあ
る。
が印＋Ｊｌ］されて、Ｐ型ＦＥＴの拡散層がフォワ−ド
バイアスされ、ノイズ電流が注入されたとき、ガードリ
ンク２は次のように働く。まず注入されたホールの大部
分はＰ型基板Ｓｔ、：流れ込むが、一方−・部がＮ−ウ
ェル１を通ってＮ型ガードリング２からの電子と再結合
するベース電流となる。Ｐ型阜仮Ｓに流れ込んだホール
はＰ型ガートリング５を介して接地電位に流れるものと
、Ｎ！Ｓｌ！Ｆ［丁の下を通って接地電位コンタクｌ〜
から流れるものとに分かれる。もし、Ｐ型ガー１〜リン
グ５がなければ基板Ｓへ流れこんだホールがすべてＮ型
ＦＥＴの下を通り、Ｎ型ＦＥＴ直下の基板電位を押し上
げる事になる。Ｐ型ガートリング５はこれを防ぎランチ
アップ耐量の向上に寄与づ゛る。ウェル１側のガートリ
ング２からシンクされる電流は、Ｐ型ＦＥＴの拡散層を
エミッターとし、Ｐ型基板Ｓをコレクタへと１−る縦型
寄生バイポーラトランジスタの増＋ｌ＞率により決定さ
れ、Ｐ型基板Ｓへ流れる電流づなわらコレクタ電流に対
するウェルガートリングか４流れでる電流すなわちベー
ス電流の比は通常１／１０〜１／１００と小さい。そこ
で基体とは異導電型のガードリングが作られることがあ
る。
そのようなガードリングの構成例を第７図および第８図
に示す。この場合Ｎ−ウェル１内のＰ型拡散層を用いた
ガードリング８は接地電位に、基板Ｓ上のＮ型拡散層を
用いたガードリング１０はＶＤＤｌｆ位にバイアスされ
る。この場合出力端子がＶＤＤＪ：りも大きくなってノ
イズ電流が注入されると注入されたノイズ電流は多くが
つエル１のガードリング８をコレクターとして接地電位
へ流れることが期待される。しかしこのガードリングの
構成ではＰＭ基板をコレクタとして基板へ流れこんだホ
ールは基板Ｓ側のＮ型ガードリングからシンクされずリ
ベてが基板Ｓの接地電位コンタクトかう接地電位へ流れ
るため、期待されたほど効宋的ではない。基板Ｓのガー
ドリング１０はリバースバイアスされているため基板Ｓ
中の多数キせリアーとなるホールは基板ガードリング１
０から出ていｔ）ない。しかも、ウェルガードリング８
のＰ ３２Ｆ［丁からの距離が、Ｎ−ウェル１の接合深
２！、ｘ程度以」ニである時には（このような事はほと
んどの実際のパターンであり１１する）中線にとえてち
ｙ、１扱Ｓをコレクターとする奇生バイポーラの方がガ
ードリングをコレクターとする奇生バイポーラよりもエ
ミッター到達率が高いからつ■ルガードリングからシン
クされるノイズ電流（よあより人きくなＩうない。その
ため現在は第７図、第８図の構成よりもむしろ第５図、
第６図の構成の方が用いられている。
に示す。この場合Ｎ−ウェル１内のＰ型拡散層を用いた
ガードリング８は接地電位に、基板Ｓ上のＮ型拡散層を
用いたガードリング１０はＶＤＤｌｆ位にバイアスされ
る。この場合出力端子がＶＤＤＪ：りも大きくなってノ
イズ電流が注入されると注入されたノイズ電流は多くが
つエル１のガードリング８をコレクターとして接地電位
へ流れることが期待される。しかしこのガードリングの
構成ではＰＭ基板をコレクタとして基板へ流れこんだホ
ールは基板Ｓ側のＮ型ガードリングからシンクされずリ
ベてが基板Ｓの接地電位コンタクトかう接地電位へ流れ
るため、期待されたほど効宋的ではない。基板Ｓのガー
ドリング１０はリバースバイアスされているため基板Ｓ
中の多数キせリアーとなるホールは基板ガードリング１
０から出ていｔ）ない。しかも、ウェルガードリング８
のＰ ３２Ｆ［丁からの距離が、Ｎ−ウェル１の接合深
２！、ｘ程度以」ニである時には（このような事はほと
んどの実際のパターンであり１１する）中線にとえてち
ｙ、１扱Ｓをコレクターとする奇生バイポーラの方がガ
ードリングをコレクターとする奇生バイポーラよりもエ
ミッター到達率が高いからつ■ルガードリングからシン
クされるノイズ電流（よあより人きくなＩうない。その
ため現在は第７図、第８図の構成よりもむしろ第５図、
第６図の構成の方が用いられている。
本発明の目的はガードリングによるシンク電流を増大さ
せることにある。
せることにある。
本発明の半導体装置は、基板又はウェルの表面に、前記
基板又は前記ウェルとは逆の導電型の拡散層と、前記４
板又は前記拡散層と同じ導電型の拡散層とが互いに接づ
るようにかつ前記逆の導電型の拡散層が前記同一の導電
型の拡散層よりも前記基板又は前記ウェルに形成された
ＦＥＴに近いように形成され、かつ前記互いに接づ−る
ように形成され前記逆および同一の導電型の拡散層の双
方の表面に接して両者を互いに接続する金属層が形成さ
れ、該金属層に前記単板又は前記つエルと同電位が印加
されることを特徴とするものである。
基板又は前記ウェルとは逆の導電型の拡散層と、前記４
板又は前記拡散層と同じ導電型の拡散層とが互いに接づ
るようにかつ前記逆の導電型の拡散層が前記同一の導電
型の拡散層よりも前記基板又は前記ウェルに形成された
ＦＥＴに近いように形成され、かつ前記互いに接づ−る
ように形成され前記逆および同一の導電型の拡散層の双
方の表面に接して両者を互いに接続する金属層が形成さ
れ、該金属層に前記単板又は前記つエルと同電位が印加
されることを特徴とするものである。
第１図および第２図は本発明の一実施例を示したもので
ある。
ある。
図示のように本発明のガードリングは、互いに異なる導
電型の拡散層が互いに接するように設ｉノられている。
電型の拡散層が互いに接するように設ｉノられている。
そして、ウェル１のガードリングはウェル１とは逆の導
電型の拡散層１２がウェル１と同一の導電型の拡散層１
３Ｊ：りも、ウェル１内に形成されたＦＥＴに近いよう
に形成されている。
電型の拡散層１２がウェル１と同一の導電型の拡散層１
３Ｊ：りも、ウェル１内に形成されたＦＥＴに近いよう
に形成されている。
一方、基板Ｓのガードリングは、基板Ｓとは逆の導電型
の拡散層１４が基板Ｓと同一の導電型の拡散層１５より
も基板Ｓ内に形成されたＦ Ｅ Ｔに近いように形成さ
れている。
の拡散層１４が基板Ｓと同一の導電型の拡散層１５より
も基板Ｓ内に形成されたＦ Ｅ Ｔに近いように形成さ
れている。
また、図示の実施例では、それぞれウェル１又は基板Ｓ
と逆の導電型の拡散層１２Ｊ３よび１４は同一の導電型
の拡散層１３および１５よりム表面面積が小さい。
と逆の導電型の拡散層１２Ｊ３よび１４は同一の導電型
の拡散層１３および１５よりム表面面積が小さい。
またガードリングを構成する、互いに接するように形成
された互いに異なる導電型の拡散層１２Ｊ３よび１３又
は１４および１５の双方に接して両者を電気的に接続す
る金属層１６．１７が設けられている。これら金属層１
６および１７は図示の例ではそれぞれガードリングに）
０つで不連続に形成されているが、速続に形成−するこ
ととして１Ｊ、１：い。金属層１Ｇおよび１７にはそれ
ぞれつ１ル１および基板Ｓと同電位ＶＤＤＪ９よびＶＳ
Ｓが印加される。
された互いに異なる導電型の拡散層１２Ｊ３よび１３又
は１４および１５の双方に接して両者を電気的に接続す
る金属層１６．１７が設けられている。これら金属層１
６および１７は図示の例ではそれぞれガードリングに）
０つで不連続に形成されているが、速続に形成−するこ
ととして１Ｊ、１：い。金属層１Ｇおよび１７にはそれ
ぞれつ１ル１および基板Ｓと同電位ＶＤＤＪ９よびＶＳ
Ｓが印加される。
第３図はガードリング近傍のキャリアーのふるまいを概
略的に示したものである。但し、ガードリングが完全に
７０−ティングの状態にあるものと仮定している。実際
にはガードリング拡散層はＶＤＤにつながってＪ′３す
Ｄのようなウェル中を流れる電子電流はほとんどないが
、最悪の場合を仮定している。電流Δは１〕一基板Ｓを
］レクタと４る奇生バイポーラのコレクタ電流であり、
名流Ｃはガードリングの拡散層１２をコレクタと丈る寄
生バイポーラのコレクタ電流、電流Ｂは電流ＡおよびＣ
に付随づるベース電流である。電流りは電流Ｃが拡散層
１２および１３の接合面又は金属層１６で再結合するた
めに流れる電子電流である。
略的に示したものである。但し、ガードリングが完全に
７０−ティングの状態にあるものと仮定している。実際
にはガードリング拡散層はＶＤＤにつながってＪ′３す
Ｄのようなウェル中を流れる電子電流はほとんどないが
、最悪の場合を仮定している。電流Δは１〕一基板Ｓを
］レクタと４る奇生バイポーラのコレクタ電流であり、
名流Ｃはガードリングの拡散層１２をコレクタと丈る寄
生バイポーラのコレクタ電流、電流Ｂは電流ＡおよびＣ
に付随づるベース電流である。電流りは電流Ｃが拡散層
１２および１３の接合面又は金属層１６で再結合するた
めに流れる電子電流である。
このようにガードリングがフローティングの状態となっ
てもＮ−ウェル１−Ｎ拡散層１３−金属体１６−Ｐ拡散
層１２を通じて流れる電流によりコレクタとなるガード
リングのＰ拡散層１２はほとんどＶＤＤに等しいので、
電流Ｃは減少１゛ることはない。即ちＰ−基基板へぬ【
ブてＮ型ＦＥＴ直下の電位上背をもたらすＮ−ウェル１
中の少数キャリアをシンクして多数キャリアーとし、Ｐ
Ｅｉ板Ｓへ流れ出ないようにしている。
てもＮ−ウェル１−Ｎ拡散層１３−金属体１６−Ｐ拡散
層１２を通じて流れる電流によりコレクタとなるガード
リングのＰ拡散層１２はほとんどＶＤＤに等しいので、
電流Ｃは減少１゛ることはない。即ちＰ−基基板へぬ【
ブてＮ型ＦＥＴ直下の電位上背をもたらすＮ−ウェル１
中の少数キャリアをシンクして多数キャリアーとし、Ｐ
Ｅｉ板Ｓへ流れ出ないようにしている。
第４図は表面金属体１６がＶＤＤ電位に直接配線をもっ
て接続されている場合のキャリアーのふるまいを示した
ものである。この場合、ベース電流の一部がガードリン
グのＮ型拡散層１３から供給されるが、その他の点では
第３図で説明したのと同様である。
て接続されている場合のキャリアーのふるまいを示した
ものである。この場合、ベース電流の一部がガードリン
グのＮ型拡散層１３から供給されるが、その他の点では
第３図で説明したのと同様である。
以上基板ＳがＰ型である場合において説明したが、基板
ＳがＮ型の場合も同様であるので訂しい説明は省略する
。
ＳがＮ型の場合も同様であるので訂しい説明は省略する
。
以上のように本発明によれば、ガードリングによるシン
ク電流を増大させることができる。従って出力バッファ
ー等におけるラッチアップ耐用を向上させることができ
る。
ク電流を増大させることができる。従って出力バッファ
ー等におけるラッチアップ耐用を向上させることができ
る。
第１図は本発明一実施例の半導体装置を示す平面図、第
２図は第１図の装置の概Ｎ断面図、第３図および第４図
は第１図および第２図はガードリングの周囲におけるキ
ャリアのふるまいを示す図、第５図乃至第８図は従来の
半導体装置の平面図４３よび断面図である。 Ｓ・・・基板、１・・・Ｎ−ウェル、３・・・Ｐ型Ｆ
ｒＥ Ｔのソース・ドレイン、４・・・Ｐ型ＦＥＴのゲ
ー１−１６・・・Ｎ型ＦＥＴのソース・ドレイン、７・
・・Ｎ型ＦＥＴのゲート、１２・・・Ｎ−ウェルガード
リングのＰ＋拡散層、１３・・・Ｎ−ウェルガードリン
グのＮ＋−拡散層、′１４・・・基板ガードリングのＮ
＋拡ｒｌ１層、１５・・・基板ガードリングのＰｌ−拡
散層、１６．１７・・・金属層。 出願人代理人 Ｆｉ 藤 −却第１図 Ａ 第３図
２図は第１図の装置の概Ｎ断面図、第３図および第４図
は第１図および第２図はガードリングの周囲におけるキ
ャリアのふるまいを示す図、第５図乃至第８図は従来の
半導体装置の平面図４３よび断面図である。 Ｓ・・・基板、１・・・Ｎ−ウェル、３・・・Ｐ型Ｆ
ｒＥ Ｔのソース・ドレイン、４・・・Ｐ型ＦＥＴのゲ
ー１−１６・・・Ｎ型ＦＥＴのソース・ドレイン、７・
・・Ｎ型ＦＥＴのゲート、１２・・・Ｎ−ウェルガード
リングのＰ＋拡散層、１３・・・Ｎ−ウェルガードリン
グのＮ＋−拡散層、′１４・・・基板ガードリングのＮ
＋拡ｒｌ１層、１５・・・基板ガードリングのＰｌ−拡
散層、１６．１７・・・金属層。 出願人代理人 Ｆｉ 藤 −却第１図 Ａ 第３図
Claims (1)
- 【特許請求の範囲】 １、第１の導電型の基板に、前記第１の導電型とは逆の
導電型のウェルを所定の深さで形成し、前記第１の導電
型の基板表面と前記第２の導電型のウェルの表面に、そ
れぞれ基板およびウェルとは逆の導電型のチャンネルを
有する相補正型ＦＥＴを形成して成る半導体装置におい
て、 前記基板又は前記ウェルの表面に、前記基板又は前記ウ
ェルとは逆の導電型の拡散層と、前記基板又は前記拡散
層と同じ導電型の拡散層とが互いに接するようにかつ前
記逆の導電型の拡散層が前記同一の導電型の拡散層より
も前記基板又は前記ウェルに形成されたＦＥＴに近いよ
うに形成され、かつ前記互いに接するように形成され前
記逆および同一の導電型の拡散層の双方の表面に接して
両者を互いに接続する金属層が形成され、該金属層に前
記基板又は前記ウェルと同電位が印加されることを特徴
とする半導体装置。 ２、特許請求の範囲第１項記載の装置において、互いに
接した前記逆および同一の導電型の拡散層は、前記第１
の導電型のＦＥＴの拡散層と前記第２の導電型の拡散層
との間に形成されるＳＣＲのターンオンしたときの電流
パス上に配置されていることを特徴とする装置。 ３、特許請求の範囲第１項記載の装置にお いて、前記逆の導電型の拡散層は前記同一の導電型の拡
散層よりも表面面積が小さいことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213811A JPS6273760A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60213811A JPS6273760A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6273760A true JPS6273760A (ja) | 1987-04-04 |
Family
ID=16645424
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60213811A Pending JPS6273760A (ja) | 1985-09-27 | 1985-09-27 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6273760A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258871A (ja) * | 1988-07-23 | 1990-02-28 | Samsung Electron Co Ltd | ボーダーレスマスタスライス半導体装置 |
| JPH0241456U (ja) * | 1988-09-09 | 1990-03-22 | ||
| US6399991B1 (en) | 1999-11-19 | 2002-06-04 | Nec Corporation | Semiconductor integrated circuit |
| JP2005277344A (ja) * | 2004-03-26 | 2005-10-06 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008205055A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
-
1985
- 1985-09-27 JP JP60213811A patent/JPS6273760A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258871A (ja) * | 1988-07-23 | 1990-02-28 | Samsung Electron Co Ltd | ボーダーレスマスタスライス半導体装置 |
| JPH0241456U (ja) * | 1988-09-09 | 1990-03-22 | ||
| US6399991B1 (en) | 1999-11-19 | 2002-06-04 | Nec Corporation | Semiconductor integrated circuit |
| JP2005277344A (ja) * | 2004-03-26 | 2005-10-06 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2008205055A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| JP2016225541A (ja) * | 2015-06-02 | 2016-12-28 | 株式会社東海理化電機製作所 | 半導体集積回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6273760A (ja) | 半導体装置 | |
| GB1533156A (en) | Semiconductor integrated circuits | |
| JPH02210860A (ja) | 半導体集積回路装置 | |
| JPS58223362A (ja) | 半導体装置 | |
| JP2980108B2 (ja) | 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護 | |
| EP0037818A1 (en) | Current source having saturation protection. | |
| JPH0244759A (ja) | 半導体集積回路装置 | |
| JPH0656848B2 (ja) | ラテラル型トランジスタ | |
| US5581096A (en) | Integrated semiconductor device having a thyristor | |
| JPH02260641A (ja) | 半導体集積回路 | |
| JPH04139758A (ja) | 半導体装置およびその製造方法 | |
| JP2833913B2 (ja) | バイポーラ集積回路装置 | |
| JPH0456465B2 (ja) | ||
| JPH0440272Y2 (ja) | ||
| JP2525142B2 (ja) | 半導体集積回路 | |
| JPH0440273Y2 (ja) | ||
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPS6331110B2 (ja) | ||
| JPS63244876A (ja) | 相補型ｍｉｓ半導体装置及びその製造方法 | |
| JP2518880B2 (ja) | 半導体装置 | |
| JPH0432754Y2 (ja) | ||
| JPS6083361A (ja) | 半導体装置 | |
| JPS6116569A (ja) | 半導体集積回路装置 | |
| JPS60116170A (ja) | 半導体装置 | |
| JPS6025905B2 (ja) | 半導体装置 |