JPH0259877A - アナログ加算回路 - Google Patents
アナログ加算回路Info
- Publication number
- JPH0259877A JPH0259877A JP21116588A JP21116588A JPH0259877A JP H0259877 A JPH0259877 A JP H0259877A JP 21116588 A JP21116588 A JP 21116588A JP 21116588 A JP21116588 A JP 21116588A JP H0259877 A JPH0259877 A JP H0259877A
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- JP
- Japan
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- circuit
- differential
- differential amplifier
- input
- input terminal
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 15
- 230000010354 integration Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- Amplifiers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は集積化に適したアナログ加算回路に関する。
［従来の技術］
従来よりアナログ加算回路として第３図に示す回路が知
られている。この回路は演算増幅器１１の反転入力端子
に第１．第２の入力抵抗１２，１３を夫々介して第１．
第２の入力端子１４．１５を接続すると共に、非反転入
力端子を接地し、更に反転入力端子と出力端子１６との
間に帰還抵抗１７を接続してなる反転増幅器である。こ
こで、第１．第２の入力抵抗１２．１３及び帰還抵抗１
７の抵抗値を夫々Ｒ，，Ｒ２，Ｒ３とし、演算増幅器１
の電圧利得を十分大きいと仮定すると、入力端子１４及
び１５に供給される入力信号ＶＩＩ及び■Ｉ２と出力端
子１６から取り出される出力信号■ｏとの関係は下式の
ようになる。
られている。この回路は演算増幅器１１の反転入力端子
に第１．第２の入力抵抗１２，１３を夫々介して第１．
第２の入力端子１４．１５を接続すると共に、非反転入
力端子を接地し、更に反転入力端子と出力端子１６との
間に帰還抵抗１７を接続してなる反転増幅器である。こ
こで、第１．第２の入力抵抗１２．１３及び帰還抵抗１
７の抵抗値を夫々Ｒ，，Ｒ２，Ｒ３とし、演算増幅器１
の電圧利得を十分大きいと仮定すると、入力端子１４及
び１５に供給される入力信号ＶＩＩ及び■Ｉ２と出力端
子１６から取り出される出力信号■ｏとの関係は下式の
ようになる。
即ち、この回路は入力信号Ｖ １１． Ｖ １２を線形
加算するアナログ加算回路として動作する。
加算するアナログ加算回路として動作する。
［発明が解決しようとする課題］
しかしながら、上述した従来のアナログ加算回路では、
入力抵抗及び帰還抵抗等の抵抗素子を必要とする。この
抵抗素子の抵抗値は演算増幅器の抵抗駆動能力の限界か
ら通常数にΩ〜数１０にΩとする必要がある。このため
、上記の回路を集積化する場合、抵抗素子が大型化する
ことによってチップ面積が増大するという欠点がある。
入力抵抗及び帰還抵抗等の抵抗素子を必要とする。この
抵抗素子の抵抗値は演算増幅器の抵抗駆動能力の限界か
ら通常数にΩ〜数１０にΩとする必要がある。このため
、上記の回路を集積化する場合、抵抗素子が大型化する
ことによってチップ面積が増大するという欠点がある。
本発明はかかる問題点に鑑みてなされたものであって、
チップ面積が小さいアナログ加算回路を提供することを
目的とする。
チップ面積が小さいアナログ加算回路を提供することを
目的とする。
本発明に係るアナログ加算回路は、反転入力端子が接地
され非反転入力端子に第１の入力信号を入力する第１の
差動増幅回路と、反転入力端子に第２の入力信号を入力
し非反転入力端子が接地された第２の差動増幅回路と、
前記第１及び第２の差動増幅回路の出力信号を差動入力
端子に入力して差動−シングル変換しその変換出力を加
算結果として出力する差動−シングル変換回路とを具備
したことを特徴とする。
され非反転入力端子に第１の入力信号を入力する第１の
差動増幅回路と、反転入力端子に第２の入力信号を入力
し非反転入力端子が接地された第２の差動増幅回路と、
前記第１及び第２の差動増幅回路の出力信号を差動入力
端子に入力して差動−シングル変換しその変換出力を加
算結果として出力する差動−シングル変換回路とを具備
したことを特徴とする。
［作用］
本発明によれば、第１の差動増幅回路の出力信号及び第
２の差動増幅回路の出力信号として、夫々の利得を乗じ
た互いに反対極性の出力信号が夫々得られ、差動−シン
グル変換回路は、これら出力信号を夫々利得ｒ１．．ｒ
−１，で加算するので、結局、差動−シングル変換回路
の出力には、２つの入力信号の線形加算結果が出力され
る。そして、この発明によれば、抵抗素子を使用しない
ので、小さなチップ面積内に構成できる。
２の差動増幅回路の出力信号として、夫々の利得を乗じ
た互いに反対極性の出力信号が夫々得られ、差動−シン
グル変換回路は、これら出力信号を夫々利得ｒ１．．ｒ
−１，で加算するので、結局、差動−シングル変換回路
の出力には、２つの入力信号の線形加算結果が出力され
る。そして、この発明によれば、抵抗素子を使用しない
ので、小さなチップ面積内に構成できる。
［実施例］
次に、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るアナログ加算回路を示す
ブロック図である。
ブロック図である。
本回路は電圧利得Ａ、を有する差動増幅回路１と電圧利
得Ａ２を有する差動増幅回路２と両差動増幅回路の出力
信号を差動入力信号とする差動シングル変換回路３とか
ら構成される。
得Ａ２を有する差動増幅回路２と両差動増幅回路の出力
信号を差動入力信号とする差動シングル変換回路３とか
ら構成される。
差動増幅回路１の非反転入力端子４に供給される入力信
号Ｖ １１は差動増幅回路の出力端子には「ＡＩＶＩＩ
Ｊとなって表われる。同様に差動増幅回路２の反転入力
端子５に供給される入力信号Ｖ１２は出力端子にはｒ−
Ａ２Ｖ、□」として表われる。
号Ｖ １１は差動増幅回路の出力端子には「ＡＩＶＩＩ
Ｊとなって表われる。同様に差動増幅回路２の反転入力
端子５に供給される入力信号Ｖ１２は出力端子にはｒ−
Ａ２Ｖ、□」として表われる。
差動−シングル変換回路は入力信号をｒＡ、Ｖ＋＋Ｊは
利得「１」で、’ Ａ２ＶＩ２Ｊは利得「−１」で加
算するので、出力端子６には ＶＯ＝ＡＩＶ目＋Ａ ２ Ｖ Ｉ２ ・・・
（２）なる信号が表われ、線形加算回路として動作する
。
利得「１」で、’ Ａ２ＶＩ２Ｊは利得「−１」で加
算するので、出力端子６には ＶＯ＝ＡＩＶ目＋Ａ ２ Ｖ Ｉ２ ・・・
（２）なる信号が表われ、線形加算回路として動作する
。
第２図は本回路の具体的な実現例である。破線で囲った
ブロック１．２．３が夫々第１図の回路の差動増幅回路
１，２及び差動−シングル変換回路３に対応している。
ブロック１．２．３が夫々第１図の回路の差動増幅回路
１，２及び差動−シングル変換回路３に対応している。
即ち、差動増幅回路１は、ソースが共通接続された差動
対を構成するＮチャネルＭＯＳトランジスタＭ、、Ｍ４
と、これらＭＯＳトランジスタＭ３．Ｍ４の負荷として
接続されたＰチャネル間Ｏ３）ランジスタＭ、、Ｍ２と
、差動対に定電流を供給する定電流源Ｉ、とで構成され
、非反転入力端子であるＭＯＳトランジスタＭ３のベー
スに入力信号Ｖ １１が与えられ、反転入力端子である
ＭｏＳトランジスタＭ４のベースが接地されたものとな
っている。
対を構成するＮチャネルＭＯＳトランジスタＭ、、Ｍ４
と、これらＭＯＳトランジスタＭ３．Ｍ４の負荷として
接続されたＰチャネル間Ｏ３）ランジスタＭ、、Ｍ２と
、差動対に定電流を供給する定電流源Ｉ、とで構成され
、非反転入力端子であるＭＯＳトランジスタＭ３のベー
スに入力信号Ｖ １１が与えられ、反転入力端子である
ＭｏＳトランジスタＭ４のベースが接地されたものとな
っている。
差動増幅回路２もこれと略々同様に差動対を構成するＮ
チャネルＭＯＳトランジスタＭ７．Ｍ８と、負荷用のＰ
チャネルＭＯＳトラフジ、スタＭ５Ｍ６と、定電流源Ｉ
２とで構成され、非反転入力端子であるＭＯＳトランジ
スタＭ７のベースが接地され、反転入力端子であるＭＯ
ＳトランジスタＭ８のベースに入力信号Ｖ１２が入力さ
れたものとなっている。また、差動−シングル変換回路
３は、一対の入力用ＮチャネルＭＯＳトランジスタＭ。
チャネルＭＯＳトランジスタＭ７．Ｍ８と、負荷用のＰ
チャネルＭＯＳトラフジ、スタＭ５Ｍ６と、定電流源Ｉ
２とで構成され、非反転入力端子であるＭＯＳトランジ
スタＭ７のベースが接地され、反転入力端子であるＭＯ
ＳトランジスタＭ８のベースに入力信号Ｖ１２が入力さ
れたものとなっている。また、差動−シングル変換回路
３は、一対の入力用ＮチャネルＭＯＳトランジスタＭ。
Ｍｌｏと、カレントミラ一対を構成するＮチャネルＭＯ
３）ランジスタＭ１１．Ｍｌ。とにより構成されている
。
３）ランジスタＭ１１．Ｍｌ。とにより構成されている
。
このように構成された回路において、ＭＯ３１〜ランジ
スタＭ１乃至Ｍ１２の小信号パラメータである相互コン
ダクタンスをｇｍｔ乃至ｇ、、＋２とし、ｇ ｎ＋ｌ＝
ｇ ＋ｍ２＋ ｇ ｍ３＝ ｇ ｍ４ｇｏ＋５
＝ ｇｍ６＋ ｇｎａ７＝ ｇａｓ ＝・
（３）ｇ＋ｔ＋９” ｇｍｌｏ ＋ ｇｍｔｔ
＝ ｇｍｌｚと設定すると、第１図の回路における
電圧利得Ａ１及びＡ２は夫々 Ａｒ ＝ ｇｍ４／ ｇｍ２． Ａ２ ＝ ｇ＋ｎｓ／
ｇ＋ｍ６・・ （４） となる。よって、差動−シングル変換回路の出力信号Ｖ
ｏは ・・・ （５） ここでｇ。＋２ ＞ ｇｍｔｏと設定することは容易で
あるので、この場合上式は近似的に ｇｍ２ ｇｍ６ となり、差動増幅回路１，２を同一回路とすれば、Ｖ
１１． Ｖ １２と同一利得で加算することも可能であ
る。
スタＭ１乃至Ｍ１２の小信号パラメータである相互コン
ダクタンスをｇｍｔ乃至ｇ、、＋２とし、ｇ ｎ＋ｌ＝
ｇ ＋ｍ２＋ ｇ ｍ３＝ ｇ ｍ４ｇｏ＋５
＝ ｇｍ６＋ ｇｎａ７＝ ｇａｓ ＝・
（３）ｇ＋ｔ＋９” ｇｍｌｏ ＋ ｇｍｔｔ
＝ ｇｍｌｚと設定すると、第１図の回路における
電圧利得Ａ１及びＡ２は夫々 Ａｒ ＝ ｇｍ４／ ｇｍ２． Ａ２ ＝ ｇ＋ｎｓ／
ｇ＋ｍ６・・ （４） となる。よって、差動−シングル変換回路の出力信号Ｖ
ｏは ・・・ （５） ここでｇ。＋２ ＞ ｇｍｔｏと設定することは容易で
あるので、この場合上式は近似的に ｇｍ２ ｇｍ６ となり、差動増幅回路１，２を同一回路とすれば、Ｖ
１１． Ｖ １２と同一利得で加算することも可能であ
る。
このように、本実施例のアナログ加算回路は抵抗素子が
不要であるため、チップ面積を大幅に小さくすることが
できる。しかも、この実施例ではＭＯＳトランジスタに
よってアナログ加算回路を構成しているので、消費電力
を小さくすることが可能であるという効果も奏する。
不要であるため、チップ面積を大幅に小さくすることが
できる。しかも、この実施例ではＭＯＳトランジスタに
よってアナログ加算回路を構成しているので、消費電力
を小さくすることが可能であるという効果も奏する。
なお、上記実施例では、ＭＯＳトランジスタによって、
アナログ加算回路を構成したが、バイポーラトランジス
タによって構成してもチップ面積を小さくできるという
本発明の効果は十分に奏される。
アナログ加算回路を構成したが、バイポーラトランジス
タによって構成してもチップ面積を小さくできるという
本発明の効果は十分に奏される。
［発明の効果］
以上説明したように本発明によれば、抵抗素子を使用し
ないため、集積化した場合のチップサイズを従来に比し
て大幅に小さくすることができるという効果が得られる
。
ないため、集積化した場合のチップサイズを従来に比し
て大幅に小さくすることができるという効果が得られる
。
第１図は本発明の実施例に係るアナログ加算回路のブロ
ック図、第２図は同回路の具体的構成例を示す回路図、
第３図は従来のアナログ加算回路の構成例を示すブロッ
ク図である。 １．２．’差動増幅回路、３；差動−シングル変換回路
、４，５，１４，１５；入力端子、６，１６；出力端子
、８，９，１０．抵抗素子、１１；演算増幅器、１２．
１３．入力抵抗、１７；婦還抵抗
ック図、第２図は同回路の具体的構成例を示す回路図、
第３図は従来のアナログ加算回路の構成例を示すブロッ
ク図である。 １．２．’差動増幅回路、３；差動−シングル変換回路
、４，５，１４，１５；入力端子、６，１６；出力端子
、８，９，１０．抵抗素子、１１；演算増幅器、１２．
１３．入力抵抗、１７；婦還抵抗
Claims (1)
- （１）反転入力端子が接地され非反転入力端子に第１の
入力信号を入力する第１の差動増幅回路と、反転入力端
子に第２の入力信号を入力し非反転入力端子が接地され
た第２の差動増幅回路と、前記第１及び第２の差動増幅
回路の出力信号を差動入力端子に入力して差動−シング
ル変換しその変換出力を加算結果として出力する差動−
シングル変換回路とを具備したことを特徴とするアナロ
グ加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21116588A JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21116588A JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0259877A true JPH0259877A (ja) | 1990-02-28 |
| JPH0650532B2 JPH0650532B2 (ja) | 1994-06-29 |
Family
ID=16601480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21116588A Expired - Lifetime JPH0650532B2 (ja) | 1988-08-25 | 1988-08-25 | アナログ加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0650532B2 (ja) |
-
1988
- 1988-08-25 JP JP21116588A patent/JPH0650532B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0650532B2 (ja) | 1994-06-29 |
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