JPH0260168A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0260168A JPH0260168A JP63211859A JP21185988A JPH0260168A JP H0260168 A JPH0260168 A JP H0260168A JP 63211859 A JP63211859 A JP 63211859A JP 21185988 A JP21185988 A JP 21185988A JP H0260168 A JPH0260168 A JP H0260168A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- type
- photoresist
- polysilicon
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲート電界効果ト
ランジスタに関する。
ランジスタに関する。
従来の絶縁ゲート電界効果トランジスタ、特にＰチャン
ネルのＭＯ３型ＦＥＴと称されるものは、自動車などの
高電位側でのスイッチングが必要なところで使われてい
る。通常ＭＯ８ＦＥＴではゲートとして多結晶シリコン
（ポリシリコン）が使われているがスイッチング時間を
短縮するために、ポリシリコンに不純物を導入してシー
ト抵抗を下げることが行われている。この不純物として
ポリシリコンでのつきぬけの少ないリンがＮチャンネル
、Ｐチャンネルにかかわらず用いられていた（第３図）
。
ネルのＭＯ３型ＦＥＴと称されるものは、自動車などの
高電位側でのスイッチングが必要なところで使われてい
る。通常ＭＯ８ＦＥＴではゲートとして多結晶シリコン
（ポリシリコン）が使われているがスイッチング時間を
短縮するために、ポリシリコンに不純物を導入してシー
ト抵抗を下げることが行われている。この不純物として
ポリシリコンでのつきぬけの少ないリンがＮチャンネル
、Ｐチャンネルにかかわらず用いられていた（第３図）
。
ここでポリシリコンの導電型はスレッショルド電圧に大
きく影響し、ポリシリコンがＮ型の場合、フェルミ準位
が真性フェルミ準位より上にあり、チャンネル部Ｎ型の
ためフェルミ準位が真性フェルミ準位より高く、強く反
転するためには、より大きい負の電圧が必要となる。
きく影響し、ポリシリコンがＮ型の場合、フェルミ準位
が真性フェルミ準位より上にあり、チャンネル部Ｎ型の
ためフェルミ準位が真性フェルミ準位より高く、強く反
転するためには、より大きい負の電圧が必要となる。
上述した従来のＰチャンネルＭＯ３ＦＥＴ）！、ゲート
ポリシリコンがＮ型となっているためＮチャンネルＭＯ
８ＦＥＴに比べて、スレッショルド電圧が高く低Ｒｏｎ
化しにくいという欠点がある。
ポリシリコンがＮ型となっているためＮチャンネルＭＯ
８ＦＥＴに比べて、スレッショルド電圧が高く低Ｒｏｎ
化しにくいという欠点がある。
本発明のＰチャンネルＭＯ８ＦＥＴは、Ｐ型ゲート電極
を有している。ゲート電極として例えばＰ型の多結晶シ
リコンを用いることにより、ゲート電極のフェルミ準位
は真性フェルミ準位よりも下になり、容易に反転するよ
うになる。従ってＰチャンネルＭＯ８ＦＥＴの閾値電圧
を下げることができる。
を有している。ゲート電極として例えばＰ型の多結晶シ
リコンを用いることにより、ゲート電極のフェルミ準位
は真性フェルミ準位よりも下になり、容易に反転するよ
うになる。従ってＰチャンネルＭＯ８ＦＥＴの閾値電圧
を下げることができる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図である。
Ｐ型基板（サブストレート）１にＰ−型の層をエピタキ
シャル成長させドレイン２とする。これに酸化膜をマス
クとしてＮ−ウェル３を形成する。
シャル成長させドレイン２とする。これに酸化膜をマス
クとしてＮ−ウェル３を形成する。
マスク用酸化膜を除いた後、ゲート酸化膜４を４００〜
６００人形成し、ゲート電極となるゲートポリシリコン
５を５０００人成長させる。この上にフォトレジストに
よるマスクをつけてゲートポリシリコンを所定の形状に
したのち、表面を軽く酸化して、リンを１０１４１／ｃ
ＴＡ程度イオン注入する（第１図（ａ））。
６００人形成し、ゲート電極となるゲートポリシリコン
５を５０００人成長させる。この上にフォトレジストに
よるマスクをつけてゲートポリシリコンを所定の形状に
したのち、表面を軽く酸化して、リンを１０１４１／ｃ
ＴＡ程度イオン注入する（第１図（ａ））。
ベース６を押し込んだ後、バックゲート部をフォトレジ
スト７でマスクしてポロンを１０’Ｊ／ ｃｌ程度イオ
ン注入することにより、ポロンでリンが補償されゲート
ポリシリコン５はＰ型となる。
スト７でマスクしてポロンを１０’Ｊ／ ｃｌ程度イオ
ン注入することにより、ポロンでリンが補償されゲート
ポリシリコン５はＰ型となる。
その後フォトレジストアを除きソース８を押し込んで活
性化する（第１図（ｂ））。居間絶縁膜としてＰＳＧ９
を５０００人成長させ、コンタクト用の窓１０をあけた
後Ａｕ配線１１をして完成する（第１図（Ｃ））。
性化する（第１図（ｂ））。居間絶縁膜としてＰＳＧ９
を５０００人成長させ、コンタクト用の窓１０をあけた
後Ａｕ配線１１をして完成する（第１図（Ｃ））。
このときポロンはゲートポリシリコンをつきぬけ易くチ
ャンネル部の濃度に影響を与えるため以下のような工夫
をする。１つはゲート酸化膜４を形成後に高温でＮ２処
理を行いポロンつき抜は防止膜として窒化膜４′を利用
することである。さらにソースイオン注入後の熱処理を
９５０℃以下に低温化してポロンの移動を少なくする。
ャンネル部の濃度に影響を与えるため以下のような工夫
をする。１つはゲート酸化膜４を形成後に高温でＮ２処
理を行いポロンつき抜は防止膜として窒化膜４′を利用
することである。さらにソースイオン注入後の熱処理を
９５０℃以下に低温化してポロンの移動を少なくする。
このようにして得られたＰチャンネルＭＯ３ＦＥＴは従
来に比べてスレッショルド電圧は３／４に、オン抵抗は
２／３以下とすることができる。
来に比べてスレッショルド電圧は３／４に、オン抵抗は
２／３以下とすることができる。
本発明は従来に比べて、チャンネル部の濃度が高くても
充分スレッショルド電圧を低くできることを意味してお
り、パンチスルーを防止しながらチャンネル幅を短くす
ることができ、セルサイズの縮小化が図れる。これは直
接Ｒｏｎｌｙｒ−スイッチング特性の改善につながる。
充分スレッショルド電圧を低くできることを意味してお
り、パンチスルーを防止しながらチャンネル幅を短くす
ることができ、セルサイズの縮小化が図れる。これは直
接Ｒｏｎｌｙｒ−スイッチング特性の改善につながる。
第２図は本発明の他の実施例の縦断面図である。
前述した実施例の第１図（ｂ）までは同じであるが、ベ
ース６のイオン注入量を多めにしてベース６の深部の濃
度を上げる。その後さらにポロンなどのＰ型不純物を導
入してベース６の浅部の濃度を補償して６′ とする。
ース６のイオン注入量を多めにしてベース６の深部の濃
度を上げる。その後さらにポロンなどのＰ型不純物を導
入してベース６の浅部の濃度を補償して６′ とする。
この実施例ではチャンネル部の濃度が均一になりパンチ
スルーを防止しながらさらに短チャンネルとすることが
できる。
スルーを防止しながらさらに短チャンネルとすることが
できる。
以上説明したように本発明はＰチャンネルＭＯ３ＦＥＴ
のゲートポリシリコンをＰ型とすることにより、スレッ
ショルド電圧を下げＲｏｎを低くし、ｌｙ、、１、スイ
ッチングなどの特性を改善できる効果がある。さらに、
ゲート電極と、ゲート酸化膜との間に窒化膜を設けてい
るから、ゲート電極に導入されるＰ型不純物のつぎ抜け
を防止できる。
のゲートポリシリコンをＰ型とすることにより、スレッ
ショルド電圧を下げＲｏｎを低くし、ｌｙ、、１、スイ
ッチングなどの特性を改善できる効果がある。さらに、
ゲート電極と、ゲート酸化膜との間に窒化膜を設けてい
るから、ゲート電極に導入されるＰ型不純物のつぎ抜け
を防止できる。
第１図は本発明の一実施例の工程順に示した縦断面図、
第２図は本発明の他の実施例の途中工程の縦断面図、第
３図は従来の縦断面図である。 １・・・・・・Ｐ＋型ドレインサブストレート、２・・
・・・・Ｐ−型ドレインエピタキシャル居、３・・・・
・・Ｐ−型ウェル領域、４・・・・・・ゲート酸化膜、
４′・・・・・・ゲート酸化膜、５・・・・・・Ｐ型ポ
リシリコンゲート、５′・・・・・・Ｎ型ポリシリコン
ゲート、６・・・・・・Ｎ型ベース領域、６′・・・・
・・Ｎ型ベース補償領域、７・・・・・・バックゲート
マスク用フォトレジスト、８・・・・・・Ｐ＋型ソース
領域、９・・・・・・層間絶縁膜、１０・・・・・・ソ
ースコンタクト窓、１１・・・・・・ソース電極ＡＡ。 代理人 弁理士 内 原 晋
第２図は本発明の他の実施例の途中工程の縦断面図、第
３図は従来の縦断面図である。 １・・・・・・Ｐ＋型ドレインサブストレート、２・・
・・・・Ｐ−型ドレインエピタキシャル居、３・・・・
・・Ｐ−型ウェル領域、４・・・・・・ゲート酸化膜、
４′・・・・・・ゲート酸化膜、５・・・・・・Ｐ型ポ
リシリコンゲート、５′・・・・・・Ｎ型ポリシリコン
ゲート、６・・・・・・Ｎ型ベース領域、６′・・・・
・・Ｎ型ベース補償領域、７・・・・・・バックゲート
マスク用フォトレジスト、８・・・・・・Ｐ＋型ソース
領域、９・・・・・・層間絶縁膜、１０・・・・・・ソ
ースコンタクト窓、１１・・・・・・ソース電極ＡＡ。 代理人 弁理士 内 原 晋
Claims (1)
- ゲート酸化膜と、該ゲート酸化膜上に形成された窒化
膜と、該窒化膜上に形成されたＰ型のゲート電極とを有
するＰチャンネル型絶縁ゲート電界効果トランジスタを
含むことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211859A JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63211859A JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0260168A true JPH0260168A (ja) | 1990-02-28 |
Family
ID=16612783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63211859A Pending JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0260168A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
| JPS58114452A (ja) * | 1981-12-28 | 1983-07-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散ｍｏｓｆｅｔ |
-
1988
- 1988-08-25 JP JP63211859A patent/JPH0260168A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
| JPS58114452A (ja) * | 1981-12-28 | 1983-07-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散ｍｏｓｆｅｔ |
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