JPH08255895A - ブレークオーバ電圧によりトリガされるダイポールコンポーネント - Google Patents
ブレークオーバ電圧によりトリガされるダイポールコンポーネントInfo
- Publication number
- JPH08255895A JPH08255895A JP7305685A JP30568595A JPH08255895A JP H08255895 A JPH08255895 A JP H08255895A JP 7305685 A JP7305685 A JP 7305685A JP 30568595 A JP30568595 A JP 30568595A JP H08255895 A JPH08255895 A JP H08255895A
- Authority
- JP
- Japan
- Prior art keywords
- thyristor
- region
- pilot
- cathode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/135—Thyristors having built-in components the built-in components being diodes
- H10D84/136—Thyristors having built-in components the built-in components being diodes in anti-parallel configurations, e.g. reverse current thyristor [RCT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/221—Thyristors having amplifying gate structures, e.g. cascade configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/80—Bidirectional devices, e.g. triacs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】
【課題】 制御されたブレークオーバ電圧およびブレー
クオーバ電流を有するダイポールコンポーネントを提供
する。 【解決手段】 制御されたブレークオーバ感度を有する
ダイポールコンポーネントは、パイロットサイリスタT
h1を通してアノードに接続されたゲートを有する主サ
イリスタ(Th)、およびパイロットサイリスタと並列
に配置されたトリガトランジスタ(Tr)を含み、トリ
ガトランジスタのベースはパイロットサイリスタのゲー
トに接続される。
クオーバ電流を有するダイポールコンポーネントを提供
する。 【解決手段】 制御されたブレークオーバ感度を有する
ダイポールコンポーネントは、パイロットサイリスタT
h1を通してアノードに接続されたゲートを有する主サ
イリスタ(Th)、およびパイロットサイリスタと並列
に配置されたトリガトランジスタ(Tr)を含み、トリ
ガトランジスタのベースはパイロットサイリスタのゲー
トに接続される。
Description
【0001】
【発明の分野】この発明はブレークオーバ電圧によりト
リガされるダイポールコンポーネント、すなわち電圧が
予め定められた電圧よりも高くなったときターンオンさ
れるショックレーダイオードの機能を有するコンポーネ
ントに関する。この発明はより特定的に、製造の際にブ
レークオーバ電圧およびブレークオーバ電流を正確に決
定できるようなコンポーネントに関する。この発明は、
電圧エッジに関連するスプリアストリガ(dV/dtト
リガ)に対する感度は減じられているがブレークオーバ
電流が低いコンポーネントを提供する。
リガされるダイポールコンポーネント、すなわち電圧が
予め定められた電圧よりも高くなったときターンオンさ
れるショックレーダイオードの機能を有するコンポーネ
ントに関する。この発明はより特定的に、製造の際にブ
レークオーバ電圧およびブレークオーバ電流を正確に決
定できるようなコンポーネントに関する。この発明は、
電圧エッジに関連するスプリアストリガ(dV/dtト
リガ)に対する感度は減じられているがブレークオーバ
電流が低いコンポーネントを提供する。
【0002】
【関連技術の説明】このようなコンポーネントは、たと
えば図1に示される回路のようなガスライター回路にお
いて有用である。この回路は、たとえば電源の220
V、50Hz、交流電圧に対応する電源端子AおよびB
の間に、抵抗器Rs、整流ダイオードDr、スイッチ
S、キャパシタC、および高周波数変圧器Tの1次側を
含む。変圧器の2次側は、たとえばガス調理器の2つの
火に関連するライター1および2にそれぞれ接続された
巻線L1およびL2を含む。ダイオードDにヘッドトゥ
ーテール接続された並列のサイリスタThを含む回路
は、キャパシタCの入力端子と端子Bとの間に接続され
る。アバランシェダイオードZは、サイリスタThのゲ
ートとアノードとの間に配置される。
えば図1に示される回路のようなガスライター回路にお
いて有用である。この回路は、たとえば電源の220
V、50Hz、交流電圧に対応する電源端子AおよびB
の間に、抵抗器Rs、整流ダイオードDr、スイッチ
S、キャパシタC、および高周波数変圧器Tの1次側を
含む。変圧器の2次側は、たとえばガス調理器の2つの
火に関連するライター1および2にそれぞれ接続された
巻線L1およびL2を含む。ダイオードDにヘッドトゥ
ーテール接続された並列のサイリスタThを含む回路
は、キャパシタCの入力端子と端子Bとの間に接続され
る。アバランシェダイオードZは、サイリスタThのゲ
ートとアノードとの間に配置される。
【0003】この回路の動作は図2との関連で説明す
る。図2において、曲線10は、ピーク値Vpを有する
交流電圧である、端子AB間の電圧を表わす。正の半周
期の始めでスイッチSがターンオンされると、アバラン
シェダイオードZのアバランシェ電圧VZに到達するま
でキャパシタCがロードされる。次に、電流はサイリス
タThのゲート−カソード接合に流れる。この電流が値
IB0に到達すると、サイリスタThは低インピーダンス
状態で導電性になり、キャパシタCはサイリスタTh
に、次にダイオードDを通して放電し、そうしてキャパ
シタCからサイリスタThへと、および並列で、ヘッド
トゥーテール接続されたダイオードDに、高周波数で振
動する放電電流を発生する。この電流の振動は、変圧器
により巻線L1およびL2に変換され、ライター1およ
び2に火花が発生する。
る。図2において、曲線10は、ピーク値Vpを有する
交流電圧である、端子AB間の電圧を表わす。正の半周
期の始めでスイッチSがターンオンされると、アバラン
シェダイオードZのアバランシェ電圧VZに到達するま
でキャパシタCがロードされる。次に、電流はサイリス
タThのゲート−カソード接合に流れる。この電流が値
IB0に到達すると、サイリスタThは低インピーダンス
状態で導電性になり、キャパシタCはサイリスタTh
に、次にダイオードDを通して放電し、そうしてキャパ
シタCからサイリスタThへと、および並列で、ヘッド
トゥーテール接続されたダイオードDに、高周波数で振
動する放電電流を発生する。この電流の振動は、変圧器
により巻線L1およびL2に変換され、ライター1およ
び2に火花が発生する。
【0004】この回路には、サイリスタThのトリガの
ために厳密な条件が必要である。実際に、一旦ダイオー
ドZのアバランシェ電圧VZに到達すれば、サイリスタ
Thをトリガするのに十分な電流IB0が流れることが可
能でなければならない。この電流IB0は、整流された電
源電圧により提供される。この電流の最大値は以下の等
式により決定される。
ために厳密な条件が必要である。実際に、一旦ダイオー
ドZのアバランシェ電圧VZに到達すれば、サイリスタ
Thをトリガするのに十分な電流IB0が流れることが可
能でなければならない。この電流IB0は、整流された電
源電圧により提供される。この電流の最大値は以下の等
式により決定される。
【0005】RsIB0(MAX) =Vp−VZ この等式においてVpは、端子AB間の電圧のピーク値
を示す。実際には、電圧VZが課されて十分な放電電圧
を獲得し、抵抗器Rsの最大許容値は、2つの火花の間
の長い時間の選択を可能とするほどの高い値でなければ
ならない。
を示す。実際には、電圧VZが課されて十分な放電電圧
を獲得し、抵抗器Rsの最大許容値は、2つの火花の間
の長い時間の選択を可能とするほどの高い値でなければ
ならない。
【0006】Rs=10kΩであり、端子AとBとの間
のピーク電圧Vpは300ボルトであり、さらにVZ=
250ボルトと仮定すると、以下の等式が得られる。
のピーク電圧Vpは300ボルトであり、さらにVZ=
250ボルトと仮定すると、以下の等式が得られる。
【0007】 IB0(MAX) =(300−250)/10000=5mA 実際、これはサイリスタに対しては非常に低いトリガ電
流である。通常は、400ボルトに耐える従来のサイリ
スタは、1mAの数十倍のトリガ電流IB0を有する。さ
らに困難な点は、アバランシェダイオードZの電圧VZ
は、値IB0(最大)があまり変化せず、トリガ範囲がさ
らに減じられないように、正確に決定されねばならない
ということである。
流である。通常は、400ボルトに耐える従来のサイリ
スタは、1mAの数十倍のトリガ電流IB0を有する。さ
らに困難な点は、アバランシェダイオードZの電圧VZ
は、値IB0(最大)があまり変化せず、トリガ範囲がさ
らに減じられないように、正確に決定されねばならない
ということである。
【0008】図3は、サイリスタの電圧−電流曲線を表
わす。電圧VB0(すなわちアバランシェダイオードの電
圧VZ)に到達すると、サイリスタにおける電流は増加
し始め、サイリスタにおける電流がIB0に到達するや否
やサイリスタがターンオンされる一方で、サイリスタを
通る電圧は急速に降下する。この発明は、低い値のI B0
および正確に決定された値VB0(VZ)両方を有する、
サイリスタタイプのダイポールコンポーネントを提供す
ることを目的とする。
わす。電圧VB0(すなわちアバランシェダイオードの電
圧VZ)に到達すると、サイリスタにおける電流は増加
し始め、サイリスタにおける電流がIB0に到達するや否
やサイリスタがターンオンされる一方で、サイリスタを
通る電圧は急速に降下する。この発明は、低い値のI B0
および正確に決定された値VB0(VZ)両方を有する、
サイリスタタイプのダイポールコンポーネントを提供す
ることを目的とする。
【0009】図4は、この機能をもたらす増幅ゲートサ
イリスタ回路を含む、ブレークオーバトリガされるダイ
ポールコンポーネントの従来の回路を示す。サイリスタ
ThはパイロットサイリスタTh1と関連する。サイリ
スタThおよびTh1のアノードは相互接続され、サイ
リスタTh1のカソードは抵抗器Rを通してサイリスタ
Thのゲートに接続される。トリガダイオードZはサイ
リスタTh1のアノードとゲートとの間に配置される。
サイリスタThのゲート−カソード抵抗器はR′で表示
される。
イリスタ回路を含む、ブレークオーバトリガされるダイ
ポールコンポーネントの従来の回路を示す。サイリスタ
ThはパイロットサイリスタTh1と関連する。サイリ
スタThおよびTh1のアノードは相互接続され、サイ
リスタTh1のカソードは抵抗器Rを通してサイリスタ
Thのゲートに接続される。トリガダイオードZはサイ
リスタTh1のアノードとゲートとの間に配置される。
サイリスタThのゲート−カソード抵抗器はR′で表示
される。
【0010】非常に感度の高いサイリスタTh1を製造
する技術は既知であるが、これにはかなりの値(およそ
1ないし10kΩの範囲である)を有し、サイリスタT
h1が電源でのスプリアス過電圧によりトリガされるこ
とを防止する、すなわちdV/dtトリガを防止する抵
抗器Rをカソードとゲートとの間で使用することが必要
である。
する技術は既知であるが、これにはかなりの値(およそ
1ないし10kΩの範囲である)を有し、サイリスタT
h1が電源でのスプリアス過電圧によりトリガされるこ
とを防止する、すなわちdV/dtトリガを防止する抵
抗器Rをカソードとゲートとの間で使用することが必要
である。
【0011】図5は、図4の回路を実現する従来のモノ
リシックコンポーネントを示す。このコンポーネント
は、低くドープされたNタイプサブストレート21から
製造される。サブストレートの上側の面では、Pタイプ
領域22、23、および24はそれぞれ、ダイオードD
のアノード、サイリスタThのゲート、およびパイロッ
トサイリスタTh1のゲートに対応する。Nタイプ領域
26および27はそれぞれ、サイリスタThおよびTh
1のカソードに対応する。サイリスタThのカソードに
は、このサイリスタの感度をなくすエミッタ短絡が設け
られ、一方パイロットサイリスタTh1のカソードに
は、パイロットサイリスタを高感度にするエミッタ短絡
はない。サブストレートの後ろの面は、サイリスタTh
およびTh1のカソードに面して、サイリスタThおよ
びTh1の共通のアノードに対応するPタイプ領域28
を含む。この後ろの面はさらに、ダイオードDのアノー
ド領域22に面して、ダイオードDのカソードコンタク
トに対応するN+ タイプ領域29を含む。後ろの面はメ
タライゼーション30で均一に塗布される。サイリスタ
Thのカソード領域およびダイオードDのアノード領域
はメタライゼーション31で塗布される。サイリスタT
h1のカソード領域27は、メタライゼーション32を
通してサイリスタThのゲート領域23に接続される。
抵抗器Rは、P領域23と24との間に配置される導電
性の低いPタイプ領域34から形成される。ツェナーダ
イオードZに対応する接合は、領域24とサブストレー
ト21との間に高度にドープされたNタイプ層35を設
けることにより形成される。
リシックコンポーネントを示す。このコンポーネント
は、低くドープされたNタイプサブストレート21から
製造される。サブストレートの上側の面では、Pタイプ
領域22、23、および24はそれぞれ、ダイオードD
のアノード、サイリスタThのゲート、およびパイロッ
トサイリスタTh1のゲートに対応する。Nタイプ領域
26および27はそれぞれ、サイリスタThおよびTh
1のカソードに対応する。サイリスタThのカソードに
は、このサイリスタの感度をなくすエミッタ短絡が設け
られ、一方パイロットサイリスタTh1のカソードに
は、パイロットサイリスタを高感度にするエミッタ短絡
はない。サブストレートの後ろの面は、サイリスタTh
およびTh1のカソードに面して、サイリスタThおよ
びTh1の共通のアノードに対応するPタイプ領域28
を含む。この後ろの面はさらに、ダイオードDのアノー
ド領域22に面して、ダイオードDのカソードコンタク
トに対応するN+ タイプ領域29を含む。後ろの面はメ
タライゼーション30で均一に塗布される。サイリスタ
Thのカソード領域およびダイオードDのアノード領域
はメタライゼーション31で塗布される。サイリスタT
h1のカソード領域27は、メタライゼーション32を
通してサイリスタThのゲート領域23に接続される。
抵抗器Rは、P領域23と24との間に配置される導電
性の低いPタイプ領域34から形成される。ツェナーダ
イオードZに対応する接合は、領域24とサブストレー
ト21との間に高度にドープされたNタイプ層35を設
けることにより形成される。
【0012】図5に示す実現例にはいくつかの欠点があ
る。1つは、この回路では、サイリスタの製造に用いら
れる従来の層に加えて、高度にドープされたNタイプの
「埋め込み」層35が必要であり、より特定的には、さ
らなる製造ステップを準備することを強制する低くドー
プされたPタイプ領域34が設けられることが必要であ
る。他方、上記のように、サイリスタTh1のカソード
とゲートとの間でおよそ1ないし10kΩの十分な抵抗
を得るためには、領域34が非常に低いドーピングレベ
ルを有さねばならない。これは製造において制約を課
し、このデバイスを各バッチごとに再現することを困難
にする。
る。1つは、この回路では、サイリスタの製造に用いら
れる従来の層に加えて、高度にドープされたNタイプの
「埋め込み」層35が必要であり、より特定的には、さ
らなる製造ステップを準備することを強制する低くドー
プされたPタイプ領域34が設けられることが必要であ
る。他方、上記のように、サイリスタTh1のカソード
とゲートとの間でおよそ1ないし10kΩの十分な抵抗
を得るためには、領域34が非常に低いドーピングレベ
ルを有さねばならない。これは製造において制約を課
し、このデバイスを各バッチごとに再現することを困難
にする。
【0013】
【発明の概要】この発明の目的は、制御されたブレーク
オーバ電圧、および低い値に設定されるブレークオーバ
電流の両方を有するダイポールコンポーネントを提供す
ることである。
オーバ電圧、および低い値に設定されるブレークオーバ
電流の両方を有するダイポールコンポーネントを提供す
ることである。
【0014】この発明の別の目的は、簡潔で再現可能な
態様で製造可能なコンポーネントを提供することであ
る。
態様で製造可能なコンポーネントを提供することであ
る。
【0015】この発明のさらなる目的は、ブレークオー
バ電流およびブレークオーバ電圧の値を独立して選択可
能なコンポーネントを提供することである。
バ電流およびブレークオーバ電圧の値を独立して選択可
能なコンポーネントを提供することである。
【0016】この発明の実施例において、制御されたブ
レークオーバ感度を有する、電圧トリガされるダイポー
ルコンポーネントは、パイロットサイリスタを通してア
ノードに接続されるゲートを有する主サイリスタを含
む。トリガトランジスタはパイロットサイリスタと並列
して配置され、トリガトランジスタのベースはパイロッ
トサイリスタのゲートに接続される。
レークオーバ感度を有する、電圧トリガされるダイポー
ルコンポーネントは、パイロットサイリスタを通してア
ノードに接続されるゲートを有する主サイリスタを含
む。トリガトランジスタはパイロットサイリスタと並列
して配置され、トリガトランジスタのベースはパイロッ
トサイリスタのゲートに接続される。
【0017】この発明の実施例に従えば、トリガトラン
ジスタのエミッタはパイロットサイリスタのカソード領
域に対応し、トリガトランジスタのベースはパイロット
サイリスタのゲート領域に対応する。
ジスタのエミッタはパイロットサイリスタのカソード領
域に対応し、トリガトランジスタのベースはパイロット
サイリスタのゲート領域に対応する。
【0018】言い換えれば、この発明は、サブストレー
トのタイプの導電性を有しパイロットサイリスタのカソ
ード領域の部分の前のこのパイロットサイリスタのアノ
ード層の部分に代わる領域をさらに含む垂直の増幅ゲー
トサイリスタを備え電圧トリガされるダイポールコンポ
ーネントを提供することである。
トのタイプの導電性を有しパイロットサイリスタのカソ
ード領域の部分の前のこのパイロットサイリスタのアノ
ード層の部分に代わる領域をさらに含む垂直の増幅ゲー
トサイリスタを備え電圧トリガされるダイポールコンポ
ーネントを提供することである。
【0019】このようにして、この発明の実施例は、主
サイリスタに対応する第1の垂直のNPNP構造、およ
びパイロットサイリスタに対応する第2の垂直のNPN
P構造を半導体サブストレートにおいて提供し、主サイ
リスタおよびパイロットサイリスタのアノードはサブス
トレートの後ろの面の同じ層に対応する、制御されたブ
レークオーバ感度を有する電圧トリガされるダイポール
コンポーネントを提供することである。パイロットサイ
リスタのカソード領域の部分の前のこのパイロットサイ
リスタのアノード層の部分は、サブストレートの導電形
式を有するさらなる層と置き換えられ、後ろの面の金属
はサイリスタのアノード領域およびさらなる領域に接触
し、カソード金属は主サイリスタのカソードに形成さ
れ、接続金属はパイロットサイリスタのカソードを主サ
イリスタのゲート領域に接続する。
サイリスタに対応する第1の垂直のNPNP構造、およ
びパイロットサイリスタに対応する第2の垂直のNPN
P構造を半導体サブストレートにおいて提供し、主サイ
リスタおよびパイロットサイリスタのアノードはサブス
トレートの後ろの面の同じ層に対応する、制御されたブ
レークオーバ感度を有する電圧トリガされるダイポール
コンポーネントを提供することである。パイロットサイ
リスタのカソード領域の部分の前のこのパイロットサイ
リスタのアノード層の部分は、サブストレートの導電形
式を有するさらなる層と置き換えられ、後ろの面の金属
はサイリスタのアノード領域およびさらなる領域に接触
し、カソード金属は主サイリスタのカソードに形成さ
れ、接続金属はパイロットサイリスタのカソードを主サ
イリスタのゲート領域に接続する。
【0020】この発明の実施例に従えば、このコンポー
ネントはさらに、サブストレートと同じ導電形式の領域
に面する主サイリスタのゲート領域の延長を含み、主サ
イリスタに接続される並列の、ヘッドトゥーテールダイ
オードを形成する。
ネントはさらに、サブストレートと同じ導電形式の領域
に面する主サイリスタのゲート領域の延長を含み、主サ
イリスタに接続される並列の、ヘッドトゥーテールダイ
オードを形成する。
【0021】この発明の前述およびその他の目的、特
徴、局面および利点は、添付の図面との関連でこの発明
の以下の詳細な説明を参照することにより明らかになる
であろう。
徴、局面および利点は、添付の図面との関連でこの発明
の以下の詳細な説明を参照することにより明らかになる
であろう。
【0022】
【詳細な説明】図6はこの発明に従うコンポーネントの
断面図である。このコンポーネントは、並列のヘッドト
ゥーテール接続されたダイオードを備える従来の増幅ゲ
ートサイリスタと類似する。このコンポーネントは、低
くドープされたNタイプサブストレート41から構成さ
れる。上側の面では、Pタイプ領域42、43および4
4が、それぞれ、ダイオードDのアノード領域、主サイ
リスタThのゲート領域、およびパイロットサイリスタ
のゲート領域44に対応する。それぞれが主サイリスタ
のカソードおよび補助サイリスタのカソードに対応する
Nタイプ領域46および47が、それぞれ領域43およ
び44で形成される。サブストレートの後ろ側の面は、
サイリスタ領域に面するPタイプ領域48、およびダイ
オードDのアノード領域に面するNタイプ領域49を含
む。後ろ側の面はメタライゼーション50で塗布され
る。サイリスタThのカソード領域46およびダイオー
ドDのアノード領域42はメタライゼーション51で塗
布される。パイロットサイリスタTh1のカソード領域
47は、メタライゼーション52を通して主サイリスタ
Thのベース領域43に接続される。
断面図である。このコンポーネントは、並列のヘッドト
ゥーテール接続されたダイオードを備える従来の増幅ゲ
ートサイリスタと類似する。このコンポーネントは、低
くドープされたNタイプサブストレート41から構成さ
れる。上側の面では、Pタイプ領域42、43および4
4が、それぞれ、ダイオードDのアノード領域、主サイ
リスタThのゲート領域、およびパイロットサイリスタ
のゲート領域44に対応する。それぞれが主サイリスタ
のカソードおよび補助サイリスタのカソードに対応する
Nタイプ領域46および47が、それぞれ領域43およ
び44で形成される。サブストレートの後ろ側の面は、
サイリスタ領域に面するPタイプ領域48、およびダイ
オードDのアノード領域に面するNタイプ領域49を含
む。後ろ側の面はメタライゼーション50で塗布され
る。サイリスタThのカソード領域46およびダイオー
ドDのアノード領域42はメタライゼーション51で塗
布される。パイロットサイリスタTh1のカソード領域
47は、メタライゼーション52を通して主サイリスタ
Thのベース領域43に接続される。
【0023】上記のコンポーネントは、パイロットサイ
リスタと関連する主サイリスタを含む従来の増幅ゲート
サイリスタに類似する。
リスタと関連する主サイリスタを含む従来の増幅ゲート
サイリスタに類似する。
【0024】この発明がこの従来の構造に対して行なう
1つの修正は、パイロットサイリスタTh1のカソード
領域47の部分に面する、高度にドープされたNタイプ
領域54を含む。なお、この領域の形成には、並列のヘ
ッドトゥーテール接続されたダイオードを備える増幅ゲ
ートサイリスタの従来の製造に関していかなる付加的な
製造ステップも必要ではなく、その理由は、領域54は
ダイオードのカソード領域49と同時に形成可能である
からである。
1つの修正は、パイロットサイリスタTh1のカソード
領域47の部分に面する、高度にドープされたNタイプ
領域54を含む。なお、この領域の形成には、並列のヘ
ッドトゥーテール接続されたダイオードを備える増幅ゲ
ートサイリスタの従来の製造に関していかなる付加的な
製造ステップも必要ではなく、その理由は、領域54は
ダイオードのカソード領域49と同時に形成可能である
からである。
【0025】しかしながら、この構造上の修正は、わず
かに見えるが、根本的にこのシステムの動作を修正する
ものである。図7に示すように、領域54の存在は、サ
イリスタTh1と並列にトランジスタTrを接続するこ
とに等しい。トランジスタTrのエミッタはサイリスタ
のカソード領域47に対応する。トランジスタTrのベ
ースは領域44により形成され、サイリスタTh1のゲ
ート領域に対応する。トランジスタTrのコレクタはN
サブストレートに対応し、コレクタとの接触はN+ 領域
54を通して得られる。
かに見えるが、根本的にこのシステムの動作を修正する
ものである。図7に示すように、領域54の存在は、サ
イリスタTh1と並列にトランジスタTrを接続するこ
とに等しい。トランジスタTrのエミッタはサイリスタ
のカソード領域47に対応する。トランジスタTrのベ
ースは領域44により形成され、サイリスタTh1のゲ
ート領域に対応する。トランジスタTrのコレクタはN
サブストレートに対応し、コレクタとの接触はN+ 領域
54を通して得られる。
【0026】図8に示すように、電流が低い場合は、全
体の構造の特性曲線はトランジスタTrにより設定され
る。トランジスタTrは、その端子間の電圧がBVCEO
よりも低い限り阻止されるが、このBVCEO は、ミラー
の等式に従えば、BVCBO /β1/n に等しく、ここでB
VCBO はコレクタ/ベース接合の降伏電圧であり、βは
トランジスタの利得である。β=10であり、n=4で
あり、もしBVCBO が390ボルトに等しければ、BV
CEO =220ボルトである。サイリスタThがブレーク
オーバするのは、トランジスタTrの電流が値IB0に到
達したとき限りである。なお、サイリスタのブレークオ
ーバ電流は、主としてN+ 領域54の大きさおよび形状
次第で決定する。
体の構造の特性曲線はトランジスタTrにより設定され
る。トランジスタTrは、その端子間の電圧がBVCEO
よりも低い限り阻止されるが、このBVCEO は、ミラー
の等式に従えば、BVCBO /β1/n に等しく、ここでB
VCBO はコレクタ/ベース接合の降伏電圧であり、βは
トランジスタの利得である。β=10であり、n=4で
あり、もしBVCBO が390ボルトに等しければ、BV
CEO =220ボルトである。サイリスタThがブレーク
オーバするのは、トランジスタTrの電流が値IB0に到
達したとき限りである。なお、サイリスタのブレークオ
ーバ電流は、主としてN+ 領域54の大きさおよび形状
次第で決定する。
【0027】したがって、このデバイスのブレークオー
バ電圧は主として、トランジスタTrのコレクタ−ベー
ス接合に対応する、領域41と44との間の接合により
決定される。サブストレート材料41の抵抗率は、この
接合のアバランシェ電圧がたとえばおよそ350ないし
450ボルトの範囲であるBVCBO に設定されるよう
に、たとえばほぼ15Ωないし25Ω(2.1014ない
し3.1014atoms/cm3 )となるように選択さ
れる。
バ電圧は主として、トランジスタTrのコレクタ−ベー
ス接合に対応する、領域41と44との間の接合により
決定される。サブストレート材料41の抵抗率は、この
接合のアバランシェ電圧がたとえばおよそ350ないし
450ボルトの範囲であるBVCBO に設定されるよう
に、たとえばほぼ15Ωないし25Ω(2.1014ない
し3.1014atoms/cm3 )となるように選択さ
れる。
【0028】トランジスタTrが存在することにより、
パイロットサイリスタTh1のdV/dt降伏への感度
をなくすことがさらに可能となる。
パイロットサイリスタTh1のdV/dt降伏への感度
をなくすことがさらに可能となる。
【0029】この発明の利点は、ブレークオーバ電流の
値IB0は、領域54の表面および大きさを選択すること
により簡単に調整されること、降伏電流は、トランジス
タの特性(コレクタのドーピング、ベースのドーピン
グ、ベースの厚み)を選択することにより、降伏電圧と
独立して調整されること、および図5に示される層34
および35のようなさらなる層を製造するためのステッ
プが回避されるため、製造プロセスが従来のプロセスよ
りもはるかに簡単であることである。
値IB0は、領域54の表面および大きさを選択すること
により簡単に調整されること、降伏電流は、トランジス
タの特性(コレクタのドーピング、ベースのドーピン
グ、ベースの厚み)を選択することにより、降伏電圧と
独立して調整されること、および図5に示される層34
および35のようなさらなる層を製造するためのステッ
プが回避されるため、製造プロセスが従来のプロセスよ
りもはるかに簡単であることである。
【0030】もちろん、この発明はガスライター回路と
の関連でのみ開示されているが、この発明に従うコンポ
ーネントは、電圧トリガされるダイポールコンポーネン
トが正確に決定されたブレークオーバ電圧およびブレー
クオーバ電流を有さねばならず、ブレークオーバ電流は
低いものとせねばならないいかなる構造においても使用
可能である。さらに、上記の実施例ではこのコンポーネ
ントは並列の、ヘッドトゥーテール接続されるダイオー
ドに関連するが、このようなダイオードを提供する必要
はない。
の関連でのみ開示されているが、この発明に従うコンポ
ーネントは、電圧トリガされるダイポールコンポーネン
トが正確に決定されたブレークオーバ電圧およびブレー
クオーバ電流を有さねばならず、ブレークオーバ電流は
低いものとせねばならないいかなる構造においても使用
可能である。さらに、上記の実施例ではこのコンポーネ
ントは並列の、ヘッドトゥーテール接続されるダイオー
ドに関連するが、このようなダイオードを提供する必要
はない。
【0031】この発明の少なくとも1つの実施例につい
て説明してきたが、種々の変形、修正形および改良形が
当業者により容易に考案されるであろう。このような変
形、修正形および改良形はこの発明の精神および範疇内
であることが意図される。したがって、前述の説明は単
に例示であり、制限を意図するものではない。この発明
は前掲の特許請求の範囲に規定されるものとしておよび
その等価物によってのみ制限される。
て説明してきたが、種々の変形、修正形および改良形が
当業者により容易に考案されるであろう。このような変
形、修正形および改良形はこの発明の精神および範疇内
であることが意図される。したがって、前述の説明は単
に例示であり、制限を意図するものではない。この発明
は前掲の特許請求の範囲に規定されるものとしておよび
その等価物によってのみ制限される。
【図1】ガスライター回路を示す図である。
【図2】図1の回路の動作を示す、時間tの関数として
電圧Vの曲線を表わす図である。
電圧Vの曲線を表わす図である。
【図3】サイリスタの電圧−ブレークオーバトリガ特性
曲線を表わす図である。
曲線を表わす図である。
【図4】パイロットサイリスタおよびトリガエレメント
に関連するサイリスタの従来の回路を示す図である。
に関連するサイリスタの従来の回路を示す図である。
【図5】図4の回路を実現するコンポーネントの概略的
な断面図である。
な断面図である。
【図6】この発明に従うコンポーネントの概略的な断面
図である。
図である。
【図7】図6の回路と等価の図である。
【図8】図6のコンポーネントの動作を示す電流−電圧
曲線を表わす図である。
曲線を表わす図である。
41 Nタイプサブストレート 42 Pタイプ領域 50 メタライゼーション
Claims (5)
- 【請求項1】 制御されたブレークオーバ感度を有し、
ブレークオーバ電圧によりトリガされるダイポールコン
ポーネントであって、パイロットサイリスタ(Th1)
を通してアノードに接続されたゲートを有する主サイリ
スタ(Th)を含み、トリガトランジスタ(Tr)はパ
イロットサイリスタと並列に配置され、トリガトランジ
スタのベースはパイロットサイリスタのゲートに接続さ
れるダイポールコンポーネント。 - 【請求項2】 トリガトランジスタのエミッタはパイロ
ットサイリスタのカソード領域(47)に対応し、トリ
ガトランジスタのベースはパイロットサイリスタのゲー
ト領域(44)に対応する、請求項1に記載のコンポー
ネント。 - 【請求項3】 ブレークオーバ電圧によりトリガされる
ダイポールコンポーネントであって、サブストレートと
同じ導電形式を有し前記パイロットサイリスタのカソー
ド領域の部分の前のパイロットサイリスタのアノード層
の部分の代わりをする領域(54)を備える垂直の増幅
ゲートサイリスタを含む、ダイポールコンポーネント。 - 【請求項4】 ブレークオーバ電圧によりトリガされる
ダイポールコンポーネントであって、半導体サブストレ
ートに、主サイリスタを有する第1の垂直のNPNP構
造(46、42、41、48)、およびパイロットサイ
リスタを有する第2の垂直のNPNP構造(47、4
4、41、48)を含み、主サイリスタおよびパイロッ
トサイリスタのアノードはサブストレートの後ろの面の
同じ層(48)に対応し、前記パイロットサイリスタの
カソード領域の部分の前のパイロットサイリスタのアノ
ード層の部分は、サブストレートの導電形式を有するさ
らなる層(54)と置き換えられ、後ろの面のメタライ
ゼーション(50)はサイリスタのアノード領域および
前記さらなる領域(54)と接触し、カソードメタライ
ゼーション(51)は主サイリスタのカソードに形成さ
れ、接続メタライゼーション(52)はパイロットサイ
リスタのカソードを主サイリスタのゲート領域に接続す
る、ダイポールコンポーネント。 - 【請求項5】 サブストレートと同じ導電形式の領域
(49)に面する主サイリスタのゲート領域の延長(4
2)をさらに含み、主サイリスタにヘッドトゥーテール
接続された並列ダイオードを形成する、請求項3または
4に記載のコンポーネント。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9414415 | 1994-11-25 | ||
| FR9414415A FR2727571A1 (fr) | 1994-11-25 | 1994-11-25 | Thyristor a sensibilite en retournement controlee |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08255895A true JPH08255895A (ja) | 1996-10-01 |
| JP2813869B2 JP2813869B2 (ja) | 1998-10-22 |
Family
ID=9469350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305685A Expired - Fee Related JP2813869B2 (ja) | 1994-11-25 | 1995-11-24 | ブレークオーバ電圧によりトリガされる2端子半導体モノリシック回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5861639A (ja) |
| EP (1) | EP0714139B1 (ja) |
| JP (1) | JP2813869B2 (ja) |
| DE (1) | DE69534509T2 (ja) |
| FR (1) | FR2727571A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020047678A (ja) * | 2018-09-14 | 2020-03-26 | 株式会社東芝 | 半導体装置 |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2751804B1 (fr) * | 1996-07-26 | 1998-10-23 | Sgs Thomson Microelectronics | Alimentation continue haute et basse tension |
| FR2781899B1 (fr) * | 1998-07-30 | 2000-10-06 | St Microelectronics Sa | Generateur de courant constant |
| DE19947028A1 (de) * | 1999-09-30 | 2001-04-12 | Siemens Ag | Thyristor mit Spannungsstoßbelastbarkeit in der Freiwerdezeit |
| FR2803140B1 (fr) * | 1999-12-24 | 2002-05-31 | St Microelectronics Sa | Generateur analogique d'impulsions de tension |
| US6333664B1 (en) * | 2000-08-22 | 2001-12-25 | Agere Systems Guardian Corp. | Low operating power, high voltage ringing switch circuit |
| US7057256B2 (en) | 2001-05-25 | 2006-06-06 | President & Fellows Of Harvard College | Silicon-based visible and near-infrared optoelectric devices |
| US7442629B2 (en) | 2004-09-24 | 2008-10-28 | President & Fellows Of Harvard College | Femtosecond laser-induced formation of submicrometer spikes on a semiconductor substrate |
| GB0123323D0 (en) * | 2001-09-28 | 2001-11-21 | Power Innovations Ltd | Ignitor circuit PNPN device |
| FR2834128B1 (fr) * | 2001-12-21 | 2005-03-04 | St Microelectronics Sa | Dispositif de protection bidirectionnel a faible capacite |
| EP2286721B1 (en) * | 2005-03-01 | 2018-10-24 | Masimo Laboratories, Inc. | Physiological Parameter Confidence Measure |
| DE102005037573B4 (de) * | 2005-08-09 | 2007-05-31 | Infineon Technologies Ag | Thyristor mit Freiwerdeschutz in Form eines Thyristorsystems und Verfahren zur Herstellung des Thyristorsystems |
| DE102006000903B4 (de) * | 2006-01-05 | 2010-12-09 | Infineon Technologies Ag | Thyristor mit Zündstufenstruktur, Verfahren zu seiner Herstellung und Thyristorsystem mit einem derartigen Thyristor |
| US8212327B2 (en) * | 2008-03-06 | 2012-07-03 | Sionyx, Inc. | High fill-factor laser-treated semiconductor device on bulk material with single side contact scheme |
| US9911781B2 (en) | 2009-09-17 | 2018-03-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US9673243B2 (en) | 2009-09-17 | 2017-06-06 | Sionyx, Llc | Photosensitive imaging devices and associated methods |
| US8692198B2 (en) | 2010-04-21 | 2014-04-08 | Sionyx, Inc. | Photosensitive imaging devices and associated methods |
| WO2011160130A2 (en) | 2010-06-18 | 2011-12-22 | Sionyx, Inc | High speed photosensitive devices and associated methods |
| US9496308B2 (en) | 2011-06-09 | 2016-11-15 | Sionyx, Llc | Process module for increasing the response of backside illuminated photosensitive imagers and associated methods |
| US20130016203A1 (en) | 2011-07-13 | 2013-01-17 | Saylor Stephen D | Biometric imaging devices and associated methods |
| US9064764B2 (en) | 2012-03-22 | 2015-06-23 | Sionyx, Inc. | Pixel isolation elements, devices, and associated methods |
| US9633998B2 (en) * | 2012-09-13 | 2017-04-25 | General Electric Company | Semiconductor device and method for making the same |
| JP6466346B2 (ja) | 2013-02-15 | 2019-02-06 | サイオニクス、エルエルシー | アンチブルーミング特性を有するハイダイナミックレンジcmos画像センサおよび関連づけられた方法 |
| WO2014151093A1 (en) | 2013-03-15 | 2014-09-25 | Sionyx, Inc. | Three dimensional imaging utilizing stacked imager devices and associated methods |
| US8835975B1 (en) | 2013-05-10 | 2014-09-16 | Ixys Corporation | Ultra-fast breakover diode |
| WO2014209421A1 (en) | 2013-06-29 | 2014-12-31 | Sionyx, Inc. | Shallow trench textured regions and associated methods |
| EP2863432A1 (en) | 2013-10-21 | 2015-04-22 | Nxp B.V. | ESD protection device |
| US9742394B2 (en) * | 2014-06-16 | 2017-08-22 | National Technology & Engineering Solutions Of Sandia, Llc | High-voltage, high-current, solid-state closing switch |
| US11393812B2 (en) * | 2017-12-28 | 2022-07-19 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| DE102018114375B4 (de) * | 2018-06-15 | 2024-06-13 | Infineon Technologies Ag | Leistungselektronikanordnung |
| JP7068211B2 (ja) * | 2019-02-15 | 2022-05-16 | 株式会社東芝 | 半導体装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5210085A (en) * | 1975-07-15 | 1977-01-26 | Hitachi Ltd | Semiconductor device |
| DE2534703C3 (de) * | 1975-08-04 | 1980-03-06 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Abschaltbarer Thyristor |
| US4217504A (en) * | 1975-08-04 | 1980-08-12 | Licentia-Patent Verwaltungs Gmbh | Semiconductor switch with thyristors |
| US4529998A (en) * | 1977-12-14 | 1985-07-16 | Eaton Corporation | Amplified gate thyristor with non-latching amplified control transistors across base layers |
| GB1566540A (en) * | 1977-12-14 | 1980-04-30 | Cutler Hammer World Trade Inc | Amplified gate thyristor |
| JPS6048911B2 (ja) * | 1979-09-10 | 1985-10-30 | 富士電機株式会社 | 半導体装置 |
| JPS5655068A (en) * | 1979-10-11 | 1981-05-15 | Hitachi Ltd | Thyristor |
| FR2471048A1 (fr) * | 1979-12-07 | 1981-06-12 | Silicium Semiconducteur Ssc | Structure et procede de montage d'un composant semi-conducteur principal et d'un circuit auxiliaire |
| JPS5681970A (en) * | 1979-12-07 | 1981-07-04 | Mitsubishi Electric Corp | Semiconductor switching device |
| GB2069255B (en) * | 1980-02-05 | 1983-12-14 | Williams B W | Thyristor circuit |
| JPS59217366A (ja) * | 1983-05-26 | 1984-12-07 | Toshiba Corp | 半導体装置 |
-
1994
- 1994-11-25 FR FR9414415A patent/FR2727571A1/fr active Granted
-
1995
- 1995-11-23 EP EP95410131A patent/EP0714139B1/fr not_active Expired - Lifetime
- 1995-11-23 DE DE69534509T patent/DE69534509T2/de not_active Expired - Fee Related
- 1995-11-24 JP JP7305685A patent/JP2813869B2/ja not_active Expired - Fee Related
-
1997
- 1997-06-23 US US08/880,856 patent/US5861639A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020047678A (ja) * | 2018-09-14 | 2020-03-26 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0714139A1 (fr) | 1996-05-29 |
| JP2813869B2 (ja) | 1998-10-22 |
| FR2727571A1 (fr) | 1996-05-31 |
| US5861639A (en) | 1999-01-19 |
| EP0714139B1 (fr) | 2005-10-12 |
| DE69534509T2 (de) | 2006-07-13 |
| FR2727571B1 (ja) | 1997-02-28 |
| DE69534509D1 (de) | 2006-02-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2813869B2 (ja) | ブレークオーバ電圧によりトリガされる2端子半導体モノリシック回路 | |
| JPH07307458A (ja) | 多層過電圧保護デバイス | |
| US3740621A (en) | Transistor employing variable resistance ballasting means dependent on the magnitude of the emitter current | |
| US20080142834A1 (en) | Voltage-controlled bidirectional switch | |
| US5274524A (en) | Programmable protection circuit and its monolithic manufacturing | |
| US5828089A (en) | Full protection component for a subscriber line interface circuit | |
| US5424563A (en) | Apparatus and method for increasing breakdown voltage ruggedness in semiconductor devices | |
| JPH0262966B2 (ja) | ||
| US4047220A (en) | Bipolar transistor structure having low saturation resistance | |
| JPH05218396A (ja) | ショート穴を有するゲートのないサイリスタまたはゲートのないトライアック型の保護部品 | |
| JP3200105B2 (ja) | サイリスタの製造方法 | |
| JPH01286465A (ja) | 双方向制御整流半導体装置 | |
| US5684322A (en) | Sensitive protection component for a subscriber line interface circuit | |
| US6271545B1 (en) | Asymmetrical thyristor with blocking/sweep voltage independent of temperature behavior | |
| US5627387A (en) | Overvoltage self-protection semiconductor device, method of fabrication thereof and semiconductor circuit using the same | |
| US4343014A (en) | Light-ignitable thyristor with anode-base duct portion extending on cathode surface between thyristor portions | |
| EP0190162B1 (en) | Controlled turn-on thyristor | |
| US5998812A (en) | Amplifying-gate thyristor with an increased hold current | |
| JPH06204462A (ja) | サイリスタおよびそのアセンブリ | |
| US3877059A (en) | Single diffused monolithic darlington circuit and method of manufacture thereof | |
| US4231054A (en) | Thyristor with starting and generating cathode base contacts for use in rectifier circuits | |
| GB2174242A (en) | Optically fired lateral thyristor structure | |
| US4536783A (en) | High di/dt, light-triggered thyristor with etched moat current limiting resistors | |
| US6831328B2 (en) | Anode voltage sensor of a vertical power component and use for protecting against short circuits | |
| JPS5849104B2 (ja) | 半導体スイツチ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980630 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080814 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090814 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |