JPH0261753A - Ｆｉｆｏ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＦＩＦＯ装置に関する。

従来の技術 マルチプロセッサシステムなどにおいて、プロセッサと
プロセッサ間のデータ転送を行なう際、その通信路とし
て間にＦＩＦＯを用いることが多い。その場合、転送す
るデータに優先度があったり、意味のことなるデータを
ランダムに転送することがある。

例えば、第３図に示すように、プロセッサＡの処理した
タスクを優先度の高い順にプロセッサＢが処理する場合
や、第４図に示すように、プロセッサＡ中のタスク１と
プロセッサＢ中のタスク１が通信しながら動作し、かつ
、プロセッサＡ中のタスク２とプロセッサＢ中のタスク
２が通信しながら動作する場合である。

従来、上記のような転送を行なうためには、データにタ
グを付けるか、もしくは、ＰＩＦＯを並列に並べなけれ
ばならなかった。

タグを付ける方法は、付加するためのエンコード及びデ
コードの時間、及び、転送量の増加、さらには、優先度
の低いデータを受は取った場合に、そのデータを一時プ
ールするための余分なメモリが必要となりあまり効率が
良くない。

また、ＦＩＦＯを並列に並べる方法では並べる個数によ
ってソフトウェアが限定され、かつ、ハードウェアも増
加する。

発明が解決しようとする課題 従来のＦＩＦＯではタグのエンコード、デコードに時間
が多くかかったり、複数並べることによるハードウェア
の増加、ソフトウェアの限定化がなされる。

本発明では、かかる問題点に鑑み、すべてのメモリセル
をむだなく使え、並列に任意個のＦＩＦＯを並べたＦＩ
ＦＯシステムをエミュレートできるＦＩＦＯ装置を提供
することを目的としている。

課題を解決するための手段 前記課題を解決するために、本発明は、入力アドレスポ
ートと入力データポートとからなる入力ポートと、出力
アドレスポートと出力データポートとからなる出力ポー
トと、データ部とポインタ部からなるメモリとフリービ
ギンポインタとフリーエンドポインタと制御回路とフル
フラグとエンブイスフラグとを備え、かつ前記メモリ内
に、読みたしを開始するアドレスをデータ部にもつリー
ドビギンと最後に書き込まれたアドレスをデータ部にも
つライトエンドとからなるＦＩＦＯコントロールレコー
ドを複数個設け、初期状態として、前記メモリのＣアド
レスから順に前記ＦＩＦＯコントロールレコードをアロ
ケートし、かつ各前記リードビギンは自らのアドレスそ
のデータ部に持ち、さらに前記ＦＩＦＯのコントロール
レコードをアロケートし終わったアドレスの次のアドレ
スから残りの前記メモリをデータ領域として、前記デー
タ領域の最終アドレス以外の前記ポインタ部に自らのア
ドレスの次のアドレス書き、前記フリービギンポインタ
には前記データ領域の先頭アドレスを書き、かつ前記フ
リーエンドポインタには前記データ領域の最終アドレス
を書き、前記フルフラグは前記フリービギンポインタと
前記フリーエンドポインタとの内容が一致した時に書き
込みを行った場合にアサートされ読みだしが実行された
場合にネゲートされ、前記エンプティフラグは前記出力
アドレスポートのアドレスと一致する前ｇ２ＦＩＦｏコ
ントロールレコードの前記リードビギンの内容が自らの
アドレスと一致した場合アサートされそれ以外のときは
ネゲートされ、書き込みを行なう際は、前記フルフラグ
がアサートされていないことを確認した後、前記フリー
ビギンポインタの内容のアドレス（ｃアドレス）に書き
込み、該Ｃアドレスのポインタ部の内容を前記フリービ
ギンポインタに書き込み、前記入力アドレスポートのア
ドレスに対応した前記ＦＩＦＯコントロールレコードの
前記ライトエンドの内容のアドレス（ｂアドレス）の前
記ポインタ部に前記Ｃアドレスを書き、さらに前記Ｃア
ドレスの前記ポインタ部に前記入力アドレスポートのア
ドレスに対応した前記ＦＩＦＯコントロールレコードの
前記リードビギンのアドレスを書き、前記ライトエンド
の前記データ部に前記Ｃアドレスを書き、読みだしを行
なう際は、前記出力アドレスポートにアドレス（ｃアド
レス）を与え前記エンプティフラグがアサートされてい
ないことを確認した後、前記Ｃアドレスに対応した前記
Ｆ■ＦＯコントロールレコードの前記リードビギンの前
記データ部の内容をアドレス（ｄアドレス）とする前記
メモリの前記データ部の内容を前記出力データポートに
読みだし、該ｄアドレスのポインタ部の内容を前記リー
ドビギンの前記データ部に書き込み、前記フリーエンド
ポインタの内容をアドレス（ｃアドレス）とする前記メ
モリの前記ポインタ部に前記ｄアドレスを書き込み、前
記フリーエンドポインタにも前記ｄアドレスを書き込む
ことを特徴とするＦＩＦＯ装置を解決手段とする。

作　　　用 メモリ内に設けられたＦＩＦＯコントロールレコードの
情報を用いることにより、すべてのメモリセルをむだな
（使え、並列に並んだ任意個のＦＩＦＯシステムをエミ
ュレートできる。

実　　施　　例 本発明は、前記従来の欠点に鑑み、メモリ内に設けられ
たＦＩＦＯコントロールレコードを用い、すべてのメモ
リセルをむだなく使って、並列に並べた任意個のＦＩＦ
Ｏシステムをエミュレートするものである。

第３図の場合を例として考える。優先度は２種類（Ｏが
高く、１が低い）とする。

メモリ内に、図５のようにＦＩＦＯアドレスＯとＦＩＦ
Ｏアドレス１のＦＩＦＯコントロールレコードを作る。

プロセッサＡは、高優先度のタスクは、アドレスＯのＦ
ＩＦＯへ入力し、低優先度のタスクは、アドレス１のＦ
ＩＦＯへ入力する。

また、プロセッサＢは、高優先度のタスクがアドレス０
のＦＩＦＯに有るどうかを調べ、あれば、アドレスＯの
ＦＩＦＯから出力し、なければ低優先度のタスクはをア
ドレス１のＦＩＦＯから出力する。

制御回路は、入力されるアドレスにより、それに対応し
たＦＩＦＯコントロールレコードを参照する。この場合
、アドレスを２ビツト左シフトし、０を加えたアドレス
には読み出しを開始するアドレスすなわちリードビギン
が格納されており、１を加えたアドレスには最後に書き
込んだメモリセルのアドレスすなわちライトエンドが格
納されている。これらの情報を用いて、フルフラグとエ
ンプティフラグを出力し、データのリード／ライトを制
御する。

次に図を用いて説明する。第５図は、初期状態のメモリ
構成図、第６図は、書き込み時のメモリの変化を表わす
構成図、第７図は、読み出し時のメモリ炭化を表わす構
成図である。

初期状態において、各ＦＩＦＯの状態を示すＦＩＦＯコ
ントロールレコードを作り各リードビギンは自らのアド
レスを内容としてもつ。このＦＩＦＯのコントロールレ
コードの領域の次のアドレスから、残りのメモリはデー
タ領域と呼び、各ボインク部は次のアドレスを指してい
る。フリービギンは、このデータ領域の先頭アドレスを
指し、フリーエンドはデータ領域の最終アドレスを指す
。

フラグのコントロールについて述べる。フルフラグは、
フリービギンとフリーエンドが一致している状態で書き
込みを行なった時アサートされ、読み出しを行なった時
にネゲートされる。エンプティフラグは、出力アドレス
ポートのアドレスに対応したＦＩＦＯコントロールレコ
ードのリードビギンの内容が自らのアドレスと一致した
時アサートされ、それ以外はネゲートされる。

次に書き込み方法について述べる。まず、フルフラグを
調べ、アサートされていないことを確認する。この後の
手順は以下の様になる。

（１）　　フリービギンの指すアドレス（ｃアドレス）
のデータ部に書き込む ■　Ｃアドレスのポインタ部の内容をフリービギンに書
き込む （３）　　ライトエンドの指すアドレス（ｂアドレス〉
のポインタ部にＣアドレスを書き込む （４）Ｃアドレスのポインタ部にリードビギンのアドレ
スを書き込む （９ライトエンドにＣアドレスを書き込む最後に読み出
し方法について述べる。まず、出力アドレスポートに読
み出したいＦＩＦＯのアドレスを与え、エンプティフラ
グを読み、アサートされていないことを確認する。この
後の手順は以下の様になる。

（１）　　リードビギンの指すアドレス（ｃアドレス〉
のデータ部を読み出す （２）Ｃアドレスのポインタ部の内容をリードビギンに
書き込む ０）　フリーエンドの指すアドレス（ｄアドレス〉のポ
インタ部にＣアドレスを書き込む （４）　　フリーエンドにＣアドレスを書き込む発明の
効果 このように、本実施例によると、メモリ内にＦＩＦＯコ
ントロールレコードを設け、制御回路で制御することに
より、１つの本ＰＩＦ’Ｏ装置で、メモリセルをむだな
く使い、並列に並んだ任意側のＦＩＦＯシステムをエミ
ュレートすることができる。従って、大きなハードウェ
アの増加なしにフレキシビリティの高いシステムが組め
る。

【図面の簡単な説明】

第１図は、本発明のＦＩＦＯ装置の構成図、第２図は、
本発明のメモリの構成図、第３図は、プロセッサ間の優
先度を持ったタスクの転送をＦＩＦＯを用いて表した構
成図、第４図は、プロセッサ間の複数のタスク間の転送
を表した構成図、第５図は、初期状態のメモリを表す構
成図、第６図は、書き込み時のメモリ内容の変化を表す
構成図、第７図は、読みだし時のメモリ内容の変化を表
す構成図である。 １・・・・・・フルフラグ、２・・・・・・入力アドレ
スポート、３・・・・・・入力データポート、６・・・
・・・エンプティフラグ、７・・・・・・出力アドレス
ポート、８・・・・・・出力データポート、９・・・・
・・フリービギン、１０・・・・・・フリーエンド、１
１〜１２・・・・・・プロセッサ、１３・・・・・・Ｆ
ＩＦＯ１１４〜１６・・・・・・優先度タグ、１７〜１
８・・・・・・プロセッサ、１９・・・・・・ＦＩＦＯ
０代理人の氏名　弁理士　粟野重孝　ほか１名鴎 図 第 図 第 図 第 図

Claims (1)

【特許請求の範囲】
1. 入力アドレスポートと入力データポートとからなる入力
   ポートと、出力アドレスポートと出力データポートとか
   らなる出力ポートと、データ部とポインタ部からなるメ
   モリとフリービギンポインタとフリーエンドポインタと
   制御回路とフルフラグとエンプティフラグとを備え、か
   つ前記メモリ内に、読みだしを開始するアドレスをデー
   タ部にもつリードビギンと最後に書き込まれたアドレス
   をデータ部にもつライトエンドとからなるＦＩＦＯコン
   トロールレコードを複数個設け、初期状態として、前記
   メモリのＯアドレスから順に前記ＦＩＦＯコントロール
   レコードをアロケートし、かつ各前記リードビギンは自
   らのアドレスをそのデータ部に持ち、さらに前記ＦＩＦ
   Ｏコントロールレコードアロケートし終わったアドレス
   の次のアドレスから残りの前記メモリをデータ領域とし
   て、前記データ領域の最終アドレス以外の前記ポインタ
   部に自らのアドレスの次のアドレス書き、前記フリービ
   ギンポインタには前記フリーエンドポインタには前記デ
   ータ領域の先頭アドレスを書き、かつ前記フリーエンド
   ポインタには前記データ領域の最終アドレスを書き、前
   記フルフラグは前記フリービギンポインタと前記フリー
   エンドポインタのと内容が一致した時に書き込みを行っ
   た場合にアサートされ読みだしが実行された場合にネゲ
   ート、前記エンプテイフラグは前記出力アドレスポート
   のアドレスと一致する前記ＦＩＦＯコントロールレコー
   ドと一致した場合リードビギンの内容が自らのアドレス
   と一致した場合アサートされそれ以外のときはネゲート
   され、書き込みを行なう際は、前記フルフラグがアサー
   トされていないことを確認した後、前記フリービギンポ
   インタの内容のアドレス（ａアドレス）に書き込み、該
   ａアドレスのポインタ部の内容を前記フリービギンポイ
   ンタ部に書き込み、前記入力アドレスポートのアドレス
   に対応した前記ＦＩＦＯコントロールレコードの前記ラ
   イトエンドの内容のアドレス（ｂアドレス）の前記ポイ
   ンタ部に前記ａアドレスを書き、さらに前記ａアドレス
   の前記ポインタ部に前記入力アドレスポートのアドレス
   に対応した前記ＦＩＦＯコントロールレコードの前記リ
   ードビギンのアドレスを書き、前記ライトエンドの前記
   データ部に前記ａアドレスを書き、読みだしを行なう際
   は、前記出力アドレスポートにアドレス（ｃアドレス）
   を与え前記エンプティフラグがアサートされていないこ
   とを確認した後、前記ｃアドレスに対応した前記ＦＩＦ
   Ｏコントロールレコードの前記リードビギンの前記デー
   タ部の内容をアドレス（ｄアドレス）とする前記メモリ
   の前記データ部の内容を前記出力データポートに読みだ
   し、該ｄアドレスのポインタ部の内容を前記リードビギ
   ンの前記データ部に書き込み、前記フリーエンドポイン
   タの内容アドレス（ｅアドレス）とする前記メモリの前
   記ポインタ部に前記ｄアドレスを書き込み、前記フリー
   エンドポインタにも前記ｄアドレスを書き込むことを特
   徴とするＦＩＦＯ装置。