JPH0261818B2 - - Google Patents
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- Publication number
- JPH0261818B2 JPH0261818B2 JP57162310A JP16231082A JPH0261818B2 JP H0261818 B2 JPH0261818 B2 JP H0261818B2 JP 57162310 A JP57162310 A JP 57162310A JP 16231082 A JP16231082 A JP 16231082A JP H0261818 B2 JPH0261818 B2 JP H0261818B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- output
- circuit
- outputs
- circuits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は出力信号としてのパルスのタイミング
が意味を持つパルス回路を多重化してこれらのパ
ルス回路の出力パルスを選択的に出力するパルス
回路の多重化処理回路に関する。
が意味を持つパルス回路を多重化してこれらのパ
ルス回路の出力パルスを選択的に出力するパルス
回路の多重化処理回路に関する。
出力がパルス状であり而もそのタイミングが重
要な要素である装置又は回路において、これを多
重化することは従来、次の理由により極めて困難
であつた。即ち、(1)多重化された装置又は回路が
独立であれば、回路の動作タイミングのほんのわ
ずかなずれでパルス出力が一致しにくい。この動
作タイミングのずれが、本来制御性能には全く影
響しないものでも、このずれのために、一致がと
れずに各多重化装置又は回路の出力が誤まりであ
ると判断される。また(2)一般に制御系は検出装置
を含み、それには物理的に必ずある誤差が存在す
るが、その誤差のために多重化装置又は回路の出
力パルスのタイミングがずれる。更に(3)パルスの
タイミングが意味を持つ信号の場合、出力された
瞬間に多重化の処理を実施し操作器に対し出力す
る必要がある、といつた理由による。従つて従来
のこの種の多重化処理装置では何らかの形で多重
化される装置又は回路間でつながりを持たせた
り、これらの装置又は回路を従属関係（マスタ
ー・スレーブ）の形で用いるといた具合に多重化
の本来の機能である独立性、冗長性を一部、犠性
にしていた。それ故、多重化される装置又は回路
から出力されるパルスにより他の装置、例えばサ
イリスタ変換器を制御する場合にはこのパルスは
省エネルギー型の狭幅パルスとすることが好まし
いが、多少のタイミングのずれでも多重化が不可
能となる為に前記装置又は回路より出力される狭
幅パルスを一旦、広幅パルスに変換し、再度、狭
幅パルスに変換する必要があり、この為に従来装
置ではパルス変換回路を必要としていた。
要な要素である装置又は回路において、これを多
重化することは従来、次の理由により極めて困難
であつた。即ち、(1)多重化された装置又は回路が
独立であれば、回路の動作タイミングのほんのわ
ずかなずれでパルス出力が一致しにくい。この動
作タイミングのずれが、本来制御性能には全く影
響しないものでも、このずれのために、一致がと
れずに各多重化装置又は回路の出力が誤まりであ
ると判断される。また(2)一般に制御系は検出装置
を含み、それには物理的に必ずある誤差が存在す
るが、その誤差のために多重化装置又は回路の出
力パルスのタイミングがずれる。更に(3)パルスの
タイミングが意味を持つ信号の場合、出力された
瞬間に多重化の処理を実施し操作器に対し出力す
る必要がある、といつた理由による。従つて従来
のこの種の多重化処理装置では何らかの形で多重
化される装置又は回路間でつながりを持たせた
り、これらの装置又は回路を従属関係（マスタ
ー・スレーブ）の形で用いるといた具合に多重化
の本来の機能である独立性、冗長性を一部、犠性
にしていた。それ故、多重化される装置又は回路
から出力されるパルスにより他の装置、例えばサ
イリスタ変換器を制御する場合にはこのパルスは
省エネルギー型の狭幅パルスとすることが好まし
いが、多少のタイミングのずれでも多重化が不可
能となる為に前記装置又は回路より出力される狭
幅パルスを一旦、広幅パルスに変換し、再度、狭
幅パルスに変換する必要があり、この為に従来装
置ではパルス変換回路を必要としていた。
本発明の目的は冗長性及び独立性を犠性にする
ことなく、パルス変換回路が不要なパルス回路の
多重化処理装置を提供することにある。
ことなく、パルス変換回路が不要なパルス回路の
多重化処理装置を提供することにある。
本発明の特徴は多重化されたパルス回路のパル
ス出力を選択的に出力する多重化処理装置におい
て、Ｎ個のパルス回路と、該Ｎ個の各パルス回路
の出力を夫々、その一方の入力端に受けるアンド
ゲート群と、前記Ｎ個のパルス回路のパルス出力
を受け、これらのパルス出力のうちｉ（１≦ｉ≦
Ｎ−１）番目のパルスが出力された時点で前記ア
ンドゲート群の他の入力端に出力許可信号を出力
する選択回路と、前記アンドゲート群の各ゲート
出力の論理和をとるオアゲートとで構成した点に
ある。
ス出力を選択的に出力する多重化処理装置におい
て、Ｎ個のパルス回路と、該Ｎ個の各パルス回路
の出力を夫々、その一方の入力端に受けるアンド
ゲート群と、前記Ｎ個のパルス回路のパルス出力
を受け、これらのパルス出力のうちｉ（１≦ｉ≦
Ｎ−１）番目のパルスが出力された時点で前記ア
ンドゲート群の他の入力端に出力許可信号を出力
する選択回路と、前記アンドゲート群の各ゲート
出力の論理和をとるオアゲートとで構成した点に
ある。
以下、本発明の実施例を図面に基づいて説明す
る。第１図には従来のパルス回路の多重化処理装
置が示されており、同図において１Ａ，１Ｂ，１
Ｃは夫々、所定のタイミングでパルス信号を出力
するパルス回路であり、これらのパルス回路の出
力端は夫々、ワンシヨツト回路２Ａ，２Ｂ，２Ｃ
を介してアンドゲート３Ａ，３Ｂ，３Ｃの各各の
一方の入力端に接続されている。そしてアンドゲ
ート３Ａ，３Ｂ，３Ｃの他の入力端は夫々、隣接
するアンドゲート同志で共通接続され、これらの
アンドゲートの出力はオアゲート５により論理和
をとられ、該オアゲート５の出力は微分回路６を
介して外部に出力される。
る。第１図には従来のパルス回路の多重化処理装
置が示されており、同図において１Ａ，１Ｂ，１
Ｃは夫々、所定のタイミングでパルス信号を出力
するパルス回路であり、これらのパルス回路の出
力端は夫々、ワンシヨツト回路２Ａ，２Ｂ，２Ｃ
を介してアンドゲート３Ａ，３Ｂ，３Ｃの各各の
一方の入力端に接続されている。そしてアンドゲ
ート３Ａ，３Ｂ，３Ｃの他の入力端は夫々、隣接
するアンドゲート同志で共通接続され、これらの
アンドゲートの出力はオアゲート５により論理和
をとられ、該オアゲート５の出力は微分回路６を
介して外部に出力される。
次に第２図に示すタイムチヤートに基づいて上
記したパルス回路の多重化処理装置の動作を説明
する。上記構成において、パルス回路１Ａ，１
Ｂ，１Ｃから夫々、タイミングのずれた狭幅パル
スPA，PB，PC（同図ａ，ｂ，ｃ）が出力される
と、これら狭幅パルスPA，PB，PCはワンシヨツ
ト回路２Ａ，２Ｂ，２Ｃにより広幅パルスPA′，
PB′，PC′に変換され、これらの広幅パルスはア
ンドゲート３Ａ，３Ｂ，３Ｃの一方の入力端に入
力される。この結果、アンドゲート３Ａ，３Ｂ，
３Ｃからは夫々、同図ｇ，ｈ，ｉに示すタイミン
グでパルスPA″，PB″，PC″が出力され、結局オア
ゲート５からはパルスPA″の立上り時点からパル
スPB″の立下り時点までに相当する時間幅のパル
スPWが出力される（同図ｊ）。そして微分回路６
で再び狭幅パルスPGに変換され、外部に出力さ
れる。この狭幅パルスPGはパルス発生回路１Ａ，
１Ｂ，１Ｃのうち２番目に出力されるパルス発生
回路のパルス出力PBと同じタイミングで出力さ
れることとなる。
記したパルス回路の多重化処理装置の動作を説明
する。上記構成において、パルス回路１Ａ，１
Ｂ，１Ｃから夫々、タイミングのずれた狭幅パル
スPA，PB，PC（同図ａ，ｂ，ｃ）が出力される
と、これら狭幅パルスPA，PB，PCはワンシヨツ
ト回路２Ａ，２Ｂ，２Ｃにより広幅パルスPA′，
PB′，PC′に変換され、これらの広幅パルスはア
ンドゲート３Ａ，３Ｂ，３Ｃの一方の入力端に入
力される。この結果、アンドゲート３Ａ，３Ｂ，
３Ｃからは夫々、同図ｇ，ｈ，ｉに示すタイミン
グでパルスPA″，PB″，PC″が出力され、結局オア
ゲート５からはパルスPA″の立上り時点からパル
スPB″の立下り時点までに相当する時間幅のパル
スPWが出力される（同図ｊ）。そして微分回路６
で再び狭幅パルスPGに変換され、外部に出力さ
れる。この狭幅パルスPGはパルス発生回路１Ａ，
１Ｂ，１Ｃのうち２番目に出力されるパルス発生
回路のパルス出力PBと同じタイミングで出力さ
れることとなる。
このように従来装置では多重化されるパルス回
路のパルス出力のタイミングのずれによる影響を
無くす為に各パルス回路から出力される狭幅パル
スを広幅パルスに変換し、更に狭幅パルスに変換
するパルス変換回路が必要であり、特にサイリス
タ制御装置に適用する場合には該変換回路を各ア
ーム毎に必要となる欠点がある。
路のパルス出力のタイミングのずれによる影響を
無くす為に各パルス回路から出力される狭幅パル
スを広幅パルスに変換し、更に狭幅パルスに変換
するパルス変換回路が必要であり、特にサイリス
タ制御装置に適用する場合には該変換回路を各ア
ーム毎に必要となる欠点がある。
次に第３図に本発明に係るパルス回路の多重化
処理装置の一実施例の構成を示し、第４図にその
動作内容を示すタイムチヤートを示す。
処理装置の一実施例の構成を示し、第４図にその
動作内容を示すタイムチヤートを示す。
一般にパルス回路の多重化方式としては
2AND、2OUT、OF3等があるが、本実施例では
２番目に出力されたパルスを選択的に出力する方
式で基本的にはオア構成となつている。
2AND、2OUT、OF3等があるが、本実施例では
２番目に出力されたパルスを選択的に出力する方
式で基本的にはオア構成となつている。
さて第３図において、各パルス回路１Ａ，１
Ｂ，１Ｃから出力されるパルスPA，PB，PC（第４
図ａ，ｂ，ｃ）は夫々、アンドゲート２０Ａ，２
０Ｂ，２０Ｃの一方の入力端に入力される。
Ｂ，１Ｃから出力されるパルスPA，PB，PC（第４
図ａ，ｂ，ｃ）は夫々、アンドゲート２０Ａ，２
０Ｂ，２０Ｃの一方の入力端に入力される。
他方、フリツプフロツプＡ（以下、FFAと記
す。）はパルス回路１Ｂ又は１Ｃの出力により、
フリツプフロツプＢ（以下、FFBと記す。）はパ
ルス回路１Ａ又は１Ｃの出力により、更にフリツ
プフロツプＣ（以下、FFCと記す。）はパルス回
路１Ａ又は１Ｂの出力によりセツトされ、各各、
パルス回路１Ａ，１Ｂ，１Ｃの各出力を最終出力
PGとするための出力許可条件を作つている。
す。）はパルス回路１Ｂ又は１Ｃの出力により、
フリツプフロツプＢ（以下、FFBと記す。）はパ
ルス回路１Ａ又は１Ｃの出力により、更にフリツ
プフロツプＣ（以下、FFCと記す。）はパルス回
路１Ａ又は１Ｂの出力によりセツトされ、各各、
パルス回路１Ａ，１Ｂ，１Ｃの各出力を最終出力
PGとするための出力許可条件を作つている。
仮にパルス回路１Ａの出力PAが他の２つのパ
ルス回路１Ｂ，１Ｃの出力PB，PCより速く出力
された場合を考える。この場合、パルス回路１Ａ
の出力PAはFFB及びFFCをセツトし、これらの
フリツプフロツプの出力はアンドゲート２０Ｂ，
２０Ｃを開いて待機している。この状態でパルス
回路１ＢからパルスPBが出力されると、これが
最終出力PGとなる。即ち、パルス回路１Ａ，１
Ｂ，１Ｃのうち２番目に出力されたパルス回路１
Ｂの出力パルスPBが最終出力PGとして選択され
たことになる。このような本実施例では最初に出
力されたパルスで出力許可条件を作り、次に出力
されたパルスを最終出力とする。二以上の多重化
されたパルス回路が同時に故障する確率は極めて
低いので２番目に出力されるパルスがタイミング
の誤つたパルスであるという確率も低い。
ルス回路１Ｂ，１Ｃの出力PB，PCより速く出力
された場合を考える。この場合、パルス回路１Ａ
の出力PAはFFB及びFFCをセツトし、これらの
フリツプフロツプの出力はアンドゲート２０Ｂ，
２０Ｃを開いて待機している。この状態でパルス
回路１ＢからパルスPBが出力されると、これが
最終出力PGとなる。即ち、パルス回路１Ａ，１
Ｂ，１Ｃのうち２番目に出力されたパルス回路１
Ｂの出力パルスPBが最終出力PGとして選択され
たことになる。このような本実施例では最初に出
力されたパルスで出力許可条件を作り、次に出力
されたパルスを最終出力とする。二以上の多重化
されたパルス回路が同時に故障する確率は極めて
低いので２番目に出力されるパルスがタイミング
の誤つたパルスであるという確率も低い。
従つて本実施例によればパルス回路が本質的に
有するタイミング又は誤差によりパルス出力の一
致が得られないといつた問題を回避することがで
きる。
有するタイミング又は誤差によりパルス出力の一
致が得られないといつた問題を回避することがで
きる。
また前例では誤つたパルス出力が早目に出た場
合について述べたが、遅目に出た場合も同様であ
る。即ち、３台のパルス回路のうち１台が故障し
てパルスが遅目に出た場合、他の２台のパルス出
力は正常である。この２台のパルス回路の出力の
うち、なんのわずかでも先に出たパルスが出力許
可条件を作り、次に出たパルスが出力されるから
である。遅く出た誤つた出力が最終的に出力され
るのを防ぐには、最終的にパルスが出力された時
点で多重化処理回路をロツクする。更に、３台の
パルス回路のうち１台のパルス回路の故障で出力
がなかつた場合も同様に２番目に出力されるパル
スを選択することにより正常のパルス出力が得ら
れる。
合について述べたが、遅目に出た場合も同様であ
る。即ち、３台のパルス回路のうち１台が故障し
てパルスが遅目に出た場合、他の２台のパルス出
力は正常である。この２台のパルス回路の出力の
うち、なんのわずかでも先に出たパルスが出力許
可条件を作り、次に出たパルスが出力されるから
である。遅く出た誤つた出力が最終的に出力され
るのを防ぐには、最終的にパルスが出力された時
点で多重化処理回路をロツクする。更に、３台の
パルス回路のうち１台のパルス回路の故障で出力
がなかつた場合も同様に２番目に出力されるパル
スを選択することにより正常のパルス出力が得ら
れる。
尚、フリツプフロツプFFA，FFB，FFCのリ
セツト条件は各々のシステムで考えるべきことで
あるが、最も一般的な方法（マイクロコンピユー
タ等を用いた制御装置等の場合）としては各処理
の初期でリセツト信号を出す方法がある。
セツト条件は各々のシステムで考えるべきことで
あるが、最も一般的な方法（マイクロコンピユー
タ等を用いた制御装置等の場合）としては各処理
の初期でリセツト信号を出す方法がある。
以上に説明した如く本実施例で三重化されたパ
ルス回路１Ａ，１Ｂ，１Ｃ間で同期をとらなくて
も、少々のタイミングのずれがあつても多重化処
理を行うことができるし、検出系等、制御系が
個々に有する誤差によつてパルスの一致出力が得
られないといつたこともなくなる。本方式は実質
的には2OUT OF3であるが、本来の2OUT OF3
ではなく、時系列的な2OUT OF3（各パルス回路
のパルス出力同志のANDをとらない点に特徴を
有する。）である。
ルス回路１Ａ，１Ｂ，１Ｃ間で同期をとらなくて
も、少々のタイミングのずれがあつても多重化処
理を行うことができるし、検出系等、制御系が
個々に有する誤差によつてパルスの一致出力が得
られないといつたこともなくなる。本方式は実質
的には2OUT OF3であるが、本来の2OUT OF3
ではなく、時系列的な2OUT OF3（各パルス回路
のパルス出力同志のANDをとらない点に特徴を
有する。）である。
尚、第３図の実施例に於て、オアゲート１０
Ａ，１０Ｂ，１０Ｃとオアゲート３０の入力は、
電気的絶縁をとつておく事が好ましい事はいうま
でもない。
Ａ，１０Ｂ，１０Ｃとオアゲート３０の入力は、
電気的絶縁をとつておく事が好ましい事はいうま
でもない。
次に第５図に本発明を高圧直流制御系に適用し
た場合の実施例を示す。本実施例ではフリツプフ
ロツプFFA，FFB，FFCのリセツト信号として
OFFパルスを使用している。即ち高圧直流制御
装置ではある相のサイリスタにONパルスが出力
されると、その条件で他の相のサイリスタに
OFFパルスが出力されるが、このOFFパルスを
リセツト信号とするものである。
た場合の実施例を示す。本実施例ではフリツプフ
ロツプFFA，FFB，FFCのリセツト信号として
OFFパルスを使用している。即ち高圧直流制御
装置ではある相のサイリスタにONパルスが出力
されると、その条件で他の相のサイリスタに
OFFパルスが出力されるが、このOFFパルスを
リセツト信号とするものである。
更に各パルス１Ａ，１Ｂ，１Ｃの異常時に監視
回路４０よりロツク信号５０Ａ，５０Ｂ，５０Ｃ
を各アンドゲート２０Ａ，２０Ｂ，２０Ｃに出力
するように構成されており、これらの点以外は第
３図及び第４図に示した実施例と構成、動作共に
異なるところはない。
回路４０よりロツク信号５０Ａ，５０Ｂ，５０Ｃ
を各アンドゲート２０Ａ，２０Ｂ，２０Ｃに出力
するように構成されており、これらの点以外は第
３図及び第４図に示した実施例と構成、動作共に
異なるところはない。
次に第６図及び第７図に基づいて本発明の他の
実施例について説明する。第６図にはパルス回路
をＮ重化した例が示されており、同図においてパ
ルス回路１Ａ，１Ｂ，…，１Ｎの出力PA，PB，
…，PNはアンドゲート３Ａ，３Ｂ，…，３Ｎの
一方の入力端に入力されると共に（第７図Ａ〜
Ｆ）、ゲートパルス発生回路１００内のカウンタ
６０の入力端子１〜ｎに入力される。ここでカウ
ンタ６０はプリセツトカウンタであり、プリセツ
ト端子Ｐにプリセツト信号７０を入力することに
よりプリセツトすることができる。
実施例について説明する。第６図にはパルス回路
をＮ重化した例が示されており、同図においてパ
ルス回路１Ａ，１Ｂ，…，１Ｎの出力PA，PB，
…，PNはアンドゲート３Ａ，３Ｂ，…，３Ｎの
一方の入力端に入力されると共に（第７図Ａ〜
Ｆ）、ゲートパルス発生回路１００内のカウンタ
６０の入力端子１〜ｎに入力される。ここでカウ
ンタ６０はプリセツトカウンタであり、プリセツ
ト端子Ｐにプリセツト信号７０を入力することに
よりプリセツトすることができる。
さて、プリセツト端子Ｐを介してプリセツト値
“ｉ”をカウンタ６０にプリセツトすると、カウ
ンタ６０の出力端子Q1からはパルス回路１Ａ〜
１Ｎから出力されるパルス出力のうち時間的にｉ
番目にパルスが出力された時点、換言すればカウ
ンタ６０の計数値が“ｉ”になつた時点で（第７
図Ｄ）フリツプフロツプ（以下、FFと記す。）６
２のセツト端子Ｓにパルス信号を出力し（同図
Ｇ）、FF６２をセツトする。そして該FF６２か
らは各アンドゲート３Ａ〜３Ｎに出力許可信号８
０が出力され（同図Ｉ）、前記パルス回路１Ａ〜
１Ｎのうち（ｉ＋１）番目に出力された時点（同
図Ｅ）でアンドゲート群３Ａ〜３Ｎのいずれかか
らオアゲート５にパルスPJが出力され、これが最
終出力PGとしてオアゲート５より外部に出力さ
れる（同図Ｊ）。
“ｉ”をカウンタ６０にプリセツトすると、カウ
ンタ６０の出力端子Q1からはパルス回路１Ａ〜
１Ｎから出力されるパルス出力のうち時間的にｉ
番目にパルスが出力された時点、換言すればカウ
ンタ６０の計数値が“ｉ”になつた時点で（第７
図Ｄ）フリツプフロツプ（以下、FFと記す。）６
２のセツト端子Ｓにパルス信号を出力し（同図
Ｇ）、FF６２をセツトする。そして該FF６２か
らは各アンドゲート３Ａ〜３Ｎに出力許可信号８
０が出力され（同図Ｉ）、前記パルス回路１Ａ〜
１Ｎのうち（ｉ＋１）番目に出力された時点（同
図Ｅ）でアンドゲート群３Ａ〜３Ｎのいずれかか
らオアゲート５にパルスPJが出力され、これが最
終出力PGとしてオアゲート５より外部に出力さ
れる（同図Ｊ）。
他方、FF６２のリセツトは最終出力PGにより
行われ、カウンタ６０のリセツトはパルス回路１
Ａ〜１Ｎより全てパルス信号が出力された時点、
即ちカウンタ６０の計数値が“ｎ”に達した時点
で出力端子Q2より出力されるパルス信号９０
（同図Ｈ）、又は最終出力PGを遅延回路６６（遅
延時間td）を介して一定時間、遅延させたパルス
信号９２（同図Ｋ）のいずれかをリセツト端子Ｒ
に入力することにより行うように構成されてい
る。
行われ、カウンタ６０のリセツトはパルス回路１
Ａ〜１Ｎより全てパルス信号が出力された時点、
即ちカウンタ６０の計数値が“ｎ”に達した時点
で出力端子Q2より出力されるパルス信号９０
（同図Ｈ）、又は最終出力PGを遅延回路６６（遅
延時間td）を介して一定時間、遅延させたパルス
信号９２（同図Ｋ）のいずれかをリセツト端子Ｒ
に入力することにより行うように構成されてい
る。
本実施例ではカウンタ６０のプリセツト値を選
択することによりパルス回路１Ａ〜１Ｎから出力
されるパルスのうち所望の順位で出力されるパル
スを最終出力として選択的に出力することが可能
となる。また第３図乃至第５図に示した実施例に
よる効果は同様に発揮されることは勿論である。
択することによりパルス回路１Ａ〜１Ｎから出力
されるパルスのうち所望の順位で出力されるパル
スを最終出力として選択的に出力することが可能
となる。また第３図乃至第５図に示した実施例に
よる効果は同様に発揮されることは勿論である。
以上に説明した如く本発明によれば冗長性及び
独立性を犠性にすることなく、パルス変換回路が
不要なパルス回路の多重化処理装置を実現でき
る。
独立性を犠性にすることなく、パルス変換回路が
不要なパルス回路の多重化処理装置を実現でき
る。
第１図は従来のパルス回路の多重化処理装置の
構成を示すブロツク図、第２図はその動作説明を
するためのタイムチヤート、第３図は本発明に係
るパルス回路の多重化処理装置の一実施例の構成
を示すブロツク図、第４図はその動作説明をする
ためのタイムチヤート、第５図は本発明の他の実
施例の構成を示すブロツク図、第６図は本発明の
更に他の実施例の構成を示すブロツク図、第７図
はその動作説明をするためのタイムチヤートであ
る。 １Ａ〜１Ｎ…パルス回路、FFA，FFB，FFC
…フリツプフロツプ、６０…カウンタ、１００…
ゲートパルス発生回路。
構成を示すブロツク図、第２図はその動作説明を
するためのタイムチヤート、第３図は本発明に係
るパルス回路の多重化処理装置の一実施例の構成
を示すブロツク図、第４図はその動作説明をする
ためのタイムチヤート、第５図は本発明の他の実
施例の構成を示すブロツク図、第６図は本発明の
更に他の実施例の構成を示すブロツク図、第７図
はその動作説明をするためのタイムチヤートであ
る。 １Ａ〜１Ｎ…パルス回路、FFA，FFB，FFC
…フリツプフロツプ、６０…カウンタ、１００…
ゲートパルス発生回路。
Claims (1)
- １ 多重化されたパルス回路のパルス出力を選択
的に出力する多重化処理装置において、Ｎ個のパ
ルス回路と、該Ｎ個の各パルス回路の出力を
夫々、その一方の入力端に受けるアンドゲート群
と、前記Ｎ個のパルス回路のパルス出力を受け、
これらのパルス出力のうちｉ（１≦ｉ≦Ｎ−１）
番目のパルスが出力された時点で前記アンドゲー
ト群の他の入力端に出力許可信号を出力する選択
回路と、前記アンドゲート群の各ゲート出力の論
理和をとるオアゲートとで構成されることを特徴
とするパルス回路の多重化処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162310A JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57162310A JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5952913A JPS5952913A (ja) | 1984-03-27 |
| JPH0261818B2 true JPH0261818B2 (ja) | 1990-12-21 |
Family
ID=15752079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57162310A Granted JPS5952913A (ja) | 1982-09-20 | 1982-09-20 | パルス回路の多重化処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5952913A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4923097A (en) * | 1989-01-31 | 1990-05-08 | E. I. Dupont De Nemours And Company | Aerosol paint compositions |
-
1982
- 1982-09-20 JP JP57162310A patent/JPS5952913A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5952913A (ja) | 1984-03-27 |
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