JPH0262066B2 - - Google Patents
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- JPH0262066B2 JPH0262066B2 JP58190312A JP19031283A JPH0262066B2 JP H0262066 B2 JPH0262066 B2 JP H0262066B2 JP 58190312 A JP58190312 A JP 58190312A JP 19031283 A JP19031283 A JP 19031283A JP H0262066 B2 JPH0262066 B2 JP H0262066B2
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- JP
- Japan
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- line
- circuit
- processor
- control
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- 238000001514 detection method Methods 0.000 claims description 30
- 238000004891 communication Methods 0.000 claims description 23
- 238000012545 processing Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 7
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は、データ通信装置の通信制御装置に関
する。特にソフトウエアによる処理の一部をハー
ドウエアに負担するようにして、そのステツプ数
を減らした通信制御装置に関する。
する。特にソフトウエアによる処理の一部をハー
ドウエアに負担するようにして、そのステツプ数
を減らした通信制御装置に関する。
〔従来技術の説明〕
従来の通信制御装置の回線制御回路は例えば
CCITT勧告V24の回路番号106、107などの受信
制御信号をソフトウエアの指示により周期的に読
み出してその変化を検出し、あるいは通信手順の
監視のための各種タイマ手順をソフトウエアによ
り作成して実行していた。これらの処理は単純な
処理であるにもかかわらず多大なソフトウエアの
処理時間の損失を生じていた。
CCITT勧告V24の回路番号106、107などの受信
制御信号をソフトウエアの指示により周期的に読
み出してその変化を検出し、あるいは通信手順の
監視のための各種タイマ手順をソフトウエアによ
り作成して実行していた。これらの処理は単純な
処理であるにもかかわらず多大なソフトウエアの
処理時間の損失を生じていた。
特に１つのプロセツサで複数の通信回線を制御
するように構成された共通制御形の通信制御装置
の場合には、その制御装置の負担が増大して、高
速端末収容、多数端末収容を行う上で制約となる
問題が生じていた。
するように構成された共通制御形の通信制御装置
の場合には、その制御装置の負担が増大して、高
速端末収容、多数端末収容を行う上で制約となる
問題が生じていた。
第１図は従来例の通信制御装置の構成を示す図
である。図面符号１はプロセツサで共通制御バス
２を介し回線制御部３を複数制御するように接続
される。この説明では便宜上８回線として説明す
ると、回線制御回路３には普通汎用送信受信制御
回路と呼ばれるLSIが使用される。このLSIには
CCITT勧告V24、V35などの制御に十分なライ
ンタイマや受信制御信号変化検出回路は必ずしも
備えられていない。
である。図面符号１はプロセツサで共通制御バス
２を介し回線制御部３を複数制御するように接続
される。この説明では便宜上８回線として説明す
ると、回線制御回路３には普通汎用送信受信制御
回路と呼ばれるLSIが使用される。このLSIには
CCITT勧告V24、V35などの制御に十分なライ
ンタイマや受信制御信号変化検出回路は必ずしも
備えられていない。
図面符号４は上記V24、V35などで勧告されて
いるデータ端末装置（DTE）−データ制御装置
（DCE）間インタフエースで、送受信データ以外
に多数の送受信制御信号を含む信号を扱う。図面
符号５はモデムで、データ端末装置６を回線制御
回路３に接続するものである。このような通信制
御装置においてはプロセツサ１の制御は各回線の
回線制御毎に、複数のラインタイマの計時や複数
の制御信号変化検出を行うことが必要になり、そ
の処理量は大きく、ソフトウエアは複雑化する。
いるデータ端末装置（DTE）−データ制御装置
（DCE）間インタフエースで、送受信データ以外
に多数の送受信制御信号を含む信号を扱う。図面
符号５はモデムで、データ端末装置６を回線制御
回路３に接続するものである。このような通信制
御装置においてはプロセツサ１の制御は各回線の
回線制御毎に、複数のラインタイマの計時や複数
の制御信号変化検出を行うことが必要になり、そ
の処理量は大きく、ソフトウエアは複雑化する。
本発明は制御プロセツサの処理量を小さくし
て、そのソフトウエアを簡単化するとともに、１
個の制御プロセツサが制御することのできる回線
数を増大させ、また回線の通信速度を増大させる
ことができる装置を提供することを目的とする。
て、そのソフトウエアを簡単化するとともに、１
個の制御プロセツサが制御することのできる回線
数を増大させ、また回線の通信速度を増大させる
ことができる装置を提供することを目的とする。
本発明は複数回線を制御する通信制御装置の各
回線制御部に小さいハードウエアで実現できる時
分割多重共通制御回路による複数のラインタイマ
と複数の受信制御信号変化検出回路とをハードウ
エアとして設けソフトでの設定時間経過後および
受信制御信号に変化が発生したときに、ソフトウ
エアに割込みにより報告するように構成しソフト
ウエアの処理ステツプ数を減らし、他の重要な処
理にこの時間を振り向け、高速回線および多数通
信回線の処理を可能にしたことを特徴とする。
回線制御部に小さいハードウエアで実現できる時
分割多重共通制御回路による複数のラインタイマ
と複数の受信制御信号変化検出回路とをハードウ
エアとして設けソフトでの設定時間経過後および
受信制御信号に変化が発生したときに、ソフトウ
エアに割込みにより報告するように構成しソフト
ウエアの処理ステツプ数を減らし、他の重要な処
理にこの時間を振り向け、高速回線および多数通
信回線の処理を可能にしたことを特徴とする。
すなわち本発明はCCITT勧告V24、V35など
の機能を有する通信回線を複数収容する通信制御
回路において、従来ソフトウエアの指示によりプ
ロセツサが行つていた時間計数や従来制御信号変
化検出を、通信処理能力向上のために、個別に設
けたハードウエアで実行させるものである。すな
わち各回線制御回路に、少いハードウエアで実現
できるメモリを使用した時分割多重制御回路を設
け、時間を計数する複数のラインタイマ回路と複
数の受信制御信号変化検出回路を設ける。上記ラ
インタイマがソフトウエアにより時間値が設定さ
れ、そして起動されれば設定された時間が経過し
た時、および上記変化検出回路がソフトウエアで
起動されればその受信制御信号に変化が検出され
た時に、それぞれソフトウエアに割込みによりこ
れを報告し、その結果、ソフトウエアの処理能力
向上を図り、高速回線および多数通信回線収容を
可能とすることを特徴とする。
の機能を有する通信回線を複数収容する通信制御
回路において、従来ソフトウエアの指示によりプ
ロセツサが行つていた時間計数や従来制御信号変
化検出を、通信処理能力向上のために、個別に設
けたハードウエアで実行させるものである。すな
わち各回線制御回路に、少いハードウエアで実現
できるメモリを使用した時分割多重制御回路を設
け、時間を計数する複数のラインタイマ回路と複
数の受信制御信号変化検出回路を設ける。上記ラ
インタイマがソフトウエアにより時間値が設定さ
れ、そして起動されれば設定された時間が経過し
た時、および上記変化検出回路がソフトウエアで
起動されればその受信制御信号に変化が検出され
た時に、それぞれソフトウエアに割込みによりこ
れを報告し、その結果、ソフトウエアの処理能力
向上を図り、高速回線および多数通信回線収容を
可能とすることを特徴とする。
第２図は本発明の実施例装置のブロツク構成図
である。図中の図面符号１，２，３および５は第
１図で説明した各部分と名称および機能とが同一
である。図面符号１０が前記各モデム５は共通バ
ス２を結合するように本発明により付加する時分
割多重共通制御回路である。また本発明では各回
線毎に図面符号１１の前記CCITT勧告V24、
V35内の複数の受信制御信号の変化検出回路およ
び複数のラインタイマを備えるところに特徴があ
る。図面符号１２は受信制御信号以外の前記デー
タ端末−データ制御（DTE−DCE）装置間イン
タフエースの信号線である。
である。図中の図面符号１，２，３および５は第
１図で説明した各部分と名称および機能とが同一
である。図面符号１０が前記各モデム５は共通バ
ス２を結合するように本発明により付加する時分
割多重共通制御回路である。また本発明では各回
線毎に図面符号１１の前記CCITT勧告V24、
V35内の複数の受信制御信号の変化検出回路およ
び複数のラインタイマを備えるところに特徴があ
る。図面符号１２は受信制御信号以外の前記デー
タ端末−データ制御（DTE−DCE）装置間イン
タフエースの信号線である。
ここでは１回線当り前記ラインタイマを４回
路、受信制御信号の変化検出回路を４回路すなわ
ち８回線で32個のラインタイマおよび32個の変化
検出回路を有する回路を例として説明する。
路、受信制御信号の変化検出回路を４回路すなわ
ち８回線で32個のラインタイマおよび32個の変化
検出回路を有する回路を例として説明する。
第３図はアドレスカウンタの形式図である。こ
れは時分割多重処理で32個のラインタイマと、32
個の変化検出回路のそれぞれの処理時間と、メモ
リアドレスを指定する64進のアドレスカウンタ形
式図である。図面符号２１はアドレスカウンタの
「23」、「24」および「25」ビツトであり８回線分
のメモリアドレスを示し、図面符号２２は各回線
メモリ内のラインタイマ部か変化検出回路部かを
示し、図面符号２３の「20」、「21」ビツトはメモ
リ内のラインタイマおよび変化検出回路番号を示
す。
れは時分割多重処理で32個のラインタイマと、32
個の変化検出回路のそれぞれの処理時間と、メモ
リアドレスを指定する64進のアドレスカウンタ形
式図である。図面符号２１はアドレスカウンタの
「23」、「24」および「25」ビツトであり８回線分
のメモリアドレスを示し、図面符号２２は各回線
メモリ内のラインタイマ部か変化検出回路部かを
示し、図面符号２３の「20」、「21」ビツトはメモ
リ内のラインタイマおよび変化検出回路番号を示
す。
第４図は時分割多重処理用のメモリ分割状態を
示し、これは第３図の形式図に対応するアドレス
カウンタ（第５図中の５１）で周期的にアクセス
される。図面符号３０は例えば64ワードのメモリ
でこれを図面符号３１，３２……３８で示す各回
線制御部に対応したメモリエリアに分割し、され
に図面符号３９のラインタイマと、図面符号４０
の前記変化検出部分に区別される。上記メモリエ
リア３９と４０はそれぞれ４個のラインタイマ部
と４個の変化検出部に分けられている。
示し、これは第３図の形式図に対応するアドレス
カウンタ（第５図中の５１）で周期的にアクセス
される。図面符号３０は例えば64ワードのメモリ
でこれを図面符号３１，３２……３８で示す各回
線制御部に対応したメモリエリアに分割し、され
に図面符号３９のラインタイマと、図面符号４０
の前記変化検出部分に区別される。上記メモリエ
リア３９と４０はそれぞれ４個のラインタイマ部
と４個の変化検出部に分けられている。
第５図は本発明の実施例装置の詳細ブロツク構
成図である。回線番号０の４−１選択回路５８な
いし回線番号７の４−１選択回路５９の出力はそ
れぞれ回線制御用８−１選択回路６０に入力す
る。上記選択回路６０の出力は、現受信制御信号
６４を介して変化検出回路６２に入力する。アド
レスカウンタ５１の出力は、このアドレスカウン
タ５１の「20」、「21」ビツト２３を介して前記回
線番号０の４−１選択回路５８ないし回線番号７
の４−１選択回路５９に入力し、「23」、「24」、
「25」ビツト２１を介して前記回線制御用８−１
選択回路６０に入力しさらに「22」ビツト22を介
して２−１選択回路５６に入力し、さらにまた
「20」〜「25」ビツト５３（21＋22＋23）を介し
てメモリ３０に入力するとともに状態レジスタ６
９に入力する。
成図である。回線番号０の４−１選択回路５８な
いし回線番号７の４−１選択回路５９の出力はそ
れぞれ回線制御用８−１選択回路６０に入力す
る。上記選択回路６０の出力は、現受信制御信号
６４を介して変化検出回路６２に入力する。アド
レスカウンタ５１の出力は、このアドレスカウン
タ５１の「20」、「21」ビツト２３を介して前記回
線番号０の４−１選択回路５８ないし回線番号７
の４−１選択回路５９に入力し、「23」、「24」、
「25」ビツト２１を介して前記回線制御用８−１
選択回路６０に入力しさらに「22」ビツト22を介
して２−１選択回路５６に入力し、さらにまた
「20」〜「25」ビツト５３（21＋22＋23）を介し
てメモリ３０に入力するとともに状態レジスタ６
９に入力する。
上記メモリ３０の出力はメモリデータ保持用レ
ジスタ５４に入力し、このレジスタ５４の出力
は、割込信号発生回路６６に入力するとともに変
化検出回路６２およびラインタイマ回路６５に入
力する。上記変化検出回路６２およびラインタイ
マ回路６５の出力はそれぞれ２−１選択回路５６
に入力する。上記２−１選択回路５６の出力とプ
ロセツサ１からの起動信号５５はメモリ３０に入
力する。前記割込信号発生回路６６の一方の出力
はプロセツサ１への割込信号６７であり、他方の
出力は状態レジスタセツト信号６８を介してプロ
セツサ１への状態レジスタ信号７０を発する状態
レジスタ６９に入力する。次に第５図の回路につ
いて各ブロツクの機能を説明する。図面符号５１
は第３図で示した形式図に対応するアドレスカウ
ンタであり、これに示されるアドレスによつて何
の処理をすべきかが指定される。
ジスタ５４に入力し、このレジスタ５４の出力
は、割込信号発生回路６６に入力するとともに変
化検出回路６２およびラインタイマ回路６５に入
力する。上記変化検出回路６２およびラインタイ
マ回路６５の出力はそれぞれ２−１選択回路５６
に入力する。上記２−１選択回路５６の出力とプ
ロセツサ１からの起動信号５５はメモリ３０に入
力する。前記割込信号発生回路６６の一方の出力
はプロセツサ１への割込信号６７であり、他方の
出力は状態レジスタセツト信号６８を介してプロ
セツサ１への状態レジスタ信号７０を発する状態
レジスタ６９に入力する。次に第５図の回路につ
いて各ブロツクの機能を説明する。図面符号５１
は第３図で示した形式図に対応するアドレスカウ
ンタであり、これに示されるアドレスによつて何
の処理をすべきかが指定される。
図面符号３０は第４図に示したメモリで時分割
多重処理用の情報を一時記憶するもので、図面符
号５３で示されるアドレスカウンタ５１の「20」
〜「25」ビツト（21＋22＋23）によりメモリエリ
アが選択される。図面符号５４は各処理の始め、
１サイクル前に記憶された上記メモリの内容を保
持するレジスタである。図面符号５５はプロセツ
サ１からの情報書込みおよび起動信号用線であ
り、図面符号５６はラインタイマ回路または変化
検出回路かを選択する２−１選択回路であり図面
符号２２で示されるアドレスカウンタ５１の
「22」ビツトにより指示される。
多重処理用の情報を一時記憶するもので、図面符
号５３で示されるアドレスカウンタ５１の「20」
〜「25」ビツト（21＋22＋23）によりメモリエリ
アが選択される。図面符号５４は各処理の始め、
１サイクル前に記憶された上記メモリの内容を保
持するレジスタである。図面符号５５はプロセツ
サ１からの情報書込みおよび起動信号用線であ
り、図面符号５６はラインタイマ回路または変化
検出回路かを選択する２−１選択回路であり図面
符号２２で示されるアドレスカウンタ５１の
「22」ビツトにより指示される。
図面符号５８は回線番号０、図面符号５９は回
線番号７用の受信制御信号を選択する４−１選択
回路で図面符号２３で示されるアドレスカウンタ
５１の「20」、「21」ビツトにより選択される。図
面符号６０は回線を選択する８−１選択回路であ
り、図面符号２１で示されるアドレスカウンタ５
１の「23」、「24」、「25」ビツトにより選択され
る。図面符号６２は変化検出回路で図面符号６３
の１サイクル前の情報と現情報６４とを比較しそ
の変化を検出する回路である。図面符号６５はラ
インタイマ回路で、１サイクル前の情報に「＋
１」の加算を行う回路である。図面符号６６は割
込信号発生回路で、変化検出回路６２およびライ
ンタイマ回路６５により検出されてメモリ３０に
記憶された変化検出または規定時間到着信号によ
り割込信号６７を作成しプロセツサ１（CPU）
に報告するとともに、何の割込みかを示す状報レ
ジスタ６９にアドレスカウンタ５１の20〜25ビツ
トをセツトする状態レジスタセツト信号６８を発
生する。図面符号７０はプロセツサ１への割込状
態レジスタ信号である。
線番号７用の受信制御信号を選択する４−１選択
回路で図面符号２３で示されるアドレスカウンタ
５１の「20」、「21」ビツトにより選択される。図
面符号６０は回線を選択する８−１選択回路であ
り、図面符号２１で示されるアドレスカウンタ５
１の「23」、「24」、「25」ビツトにより選択され
る。図面符号６２は変化検出回路で図面符号６３
の１サイクル前の情報と現情報６４とを比較しそ
の変化を検出する回路である。図面符号６５はラ
インタイマ回路で、１サイクル前の情報に「＋
１」の加算を行う回路である。図面符号６６は割
込信号発生回路で、変化検出回路６２およびライ
ンタイマ回路６５により検出されてメモリ３０に
記憶された変化検出または規定時間到着信号によ
り割込信号６７を作成しプロセツサ１（CPU）
に報告するとともに、何の割込みかを示す状報レ
ジスタ６９にアドレスカウンタ５１の20〜25ビツ
トをセツトする状態レジスタセツト信号６８を発
生する。図面符号７０はプロセツサ１への割込状
態レジスタ信号である。
本発明の装置としての動作を示す。プロセツサ
１は信号線５５により、指定するメモリのアドレ
スに起動をかける。ラインタイマの場合は起動す
るとともに時間値も同時に設定する。この指定さ
れたアドレスの値にアドレスカウンタ５１が達し
た時、メモリデータ保持用レジスタ５４にこのメ
モリの内容が保持され、変化検出の場合は変化検
出回路６２で保持メモリからの１サイクル前状態
と、８−１選択回路からの現受信制御信号６４の
現状態とが比較され、またラインタイマの場合は
ラインタイマ回路６５でタイマ値に＋１加算され
その結果は２−１選択回路５６で選択されメモリ
３０に記憶される。以上の動作をくり返し変化検
出信号またはラインタイマ規定時間到達信号がメ
モリ３０に記憶され割込信号発生回路６６でこれ
が検出されるとこの割込信号発生回路６６からの
割込信号６７がプロセツサ１に報告されプロセツ
サ１はこの割込を受け、状態レジスタ６９の内容
を状態レジスタ信号７０から受信し何の割込であ
るかを知ることができる。
１は信号線５５により、指定するメモリのアドレ
スに起動をかける。ラインタイマの場合は起動す
るとともに時間値も同時に設定する。この指定さ
れたアドレスの値にアドレスカウンタ５１が達し
た時、メモリデータ保持用レジスタ５４にこのメ
モリの内容が保持され、変化検出の場合は変化検
出回路６２で保持メモリからの１サイクル前状態
と、８−１選択回路からの現受信制御信号６４の
現状態とが比較され、またラインタイマの場合は
ラインタイマ回路６５でタイマ値に＋１加算され
その結果は２−１選択回路５６で選択されメモリ
３０に記憶される。以上の動作をくり返し変化検
出信号またはラインタイマ規定時間到達信号がメ
モリ３０に記憶され割込信号発生回路６６でこれ
が検出されるとこの割込信号発生回路６６からの
割込信号６７がプロセツサ１に報告されプロセツ
サ１はこの割込を受け、状態レジスタ６９の内容
を状態レジスタ信号７０から受信し何の割込であ
るかを知ることができる。
以上説明した本発明の時分割多重共通制御回路
は複数回線を収容する通信制御装置の回線制御部
に複数のラインタイマと複数の受信制御信号変化
検出回路とを少いハードウエアで実現できる時分
割多重共通制御方式による回路によつて付加し、
従来ソフトウエアで行つてした処理を代行するこ
とで処理能力が向上するとともに高速回線および
多数通信回線収容を可能とする効果があつた。
は複数回線を収容する通信制御装置の回線制御部
に複数のラインタイマと複数の受信制御信号変化
検出回路とを少いハードウエアで実現できる時分
割多重共通制御方式による回路によつて付加し、
従来ソフトウエアで行つてした処理を代行するこ
とで処理能力が向上するとともに高速回線および
多数通信回線収容を可能とする効果があつた。
第１図は従来の通信制御装置のブロツク構成
図。第２図は本発明の実施例の通信制御装置のブ
ロツク構成図。第３図は本発明実施例アドレスカ
ウンタ信号形式図。第４図は本発明実施例メモリ
部分のエリア配置図。第５図は本発明実施例装置
のブロツク構成詳細図。 １……プロセツサ、２……共通制御バス、３…
…回線制御回路、４……データ端末（DTE）−デ
ータ制御装置（DCE）間インタフエース、５…
…モデム、６……データ端末装置、１０……時分
割多重共通制御回路、１１……受信制御信号、１
２……受信制御信号以外のDTE−DCE間インタ
フエース、２１……アドレスカウンタの「23」、
「24」、「25」ビツト、２２……アドレスカウンタ
の「22」ビツト、２３……アドレスカウンタの
「20」、「21」ビツト、３０……メモリ、３９……
ラインタイマ用メモリエリア、４０……変化検出
回路用メモリエリア、５１……アドレスカウン
タ、５３……アドレスカウンタの「20」〜「25」
ビツト（21＋22＋23）、５４……メモリデータ保
持用レジスタ、５６……２−１選択回路、５８〜
５９……４−１選択回路、６０……回線制御用８
−１選択回路、６２……変化検出回路、６３……
保持メモリからの１サイクル前データ、６５……
ラインタイマ回路、６６……割込信号発生回路、
６７……割込信号、６８……状態レジスタセツト
信号、６９……状態レジスタ。
図。第２図は本発明の実施例の通信制御装置のブ
ロツク構成図。第３図は本発明実施例アドレスカ
ウンタ信号形式図。第４図は本発明実施例メモリ
部分のエリア配置図。第５図は本発明実施例装置
のブロツク構成詳細図。 １……プロセツサ、２……共通制御バス、３…
…回線制御回路、４……データ端末（DTE）−デ
ータ制御装置（DCE）間インタフエース、５…
…モデム、６……データ端末装置、１０……時分
割多重共通制御回路、１１……受信制御信号、１
２……受信制御信号以外のDTE−DCE間インタ
フエース、２１……アドレスカウンタの「23」、
「24」、「25」ビツト、２２……アドレスカウンタ
の「22」ビツト、２３……アドレスカウンタの
「20」、「21」ビツト、３０……メモリ、３９……
ラインタイマ用メモリエリア、４０……変化検出
回路用メモリエリア、５１……アドレスカウン
タ、５３……アドレスカウンタの「20」〜「25」
ビツト（21＋22＋23）、５４……メモリデータ保
持用レジスタ、５６……２−１選択回路、５８〜
５９……４−１選択回路、６０……回線制御用８
−１選択回路、６２……変化検出回路、６３……
保持メモリからの１サイクル前データ、６５……
ラインタイマ回路、６６……割込信号発生回路、
６７……割込信号、６８……状態レジスタセツト
信号、６９……状態レジスタ。
Claims (1)
- 【特許請求の範囲】 １ 通信回線毎に設けられそれぞれその通信回線
のモデムを制御する複数の回線制御回路と、 この複数の回線制御回路と共通制御バスにより
結合されこの回線制御回路を共通に制御する１個
のプロセツサと を備えた通信回線制御装置において、 上記プロセツサおよび上記各モデムに結合さ
れ、時分割処理により、上記各モデムから送出さ
れる受信制御信号の変化を検出する変化検出回路
および上記各モデムから送出される信号の発生経
過時間を計時するラインタイマ回路を含む時分割
多重制御回路を設け、 上記変化検出回路は上記プロセツサにより起動
されてから変化が検出されたときにそのプロセツ
サに割込信号を送出する手段を含み、 上記ラインタイマ回路は上記プロセツサにより
設定された時間を計時したときにそのプロセツサ
に割込信号を送出する手段を含む ことを特徴とする通信回線制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190312A JPS6081945A (ja) | 1983-10-12 | 1983-10-12 | 通信回線制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58190312A JPS6081945A (ja) | 1983-10-12 | 1983-10-12 | 通信回線制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6081945A JPS6081945A (ja) | 1985-05-10 |
| JPH0262066B2 true JPH0262066B2 (ja) | 1990-12-21 |
Family
ID=16256069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58190312A Granted JPS6081945A (ja) | 1983-10-12 | 1983-10-12 | 通信回線制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6081945A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628139U (ja) * | 1992-09-09 | 1994-04-15 | 株式会社大井製作所 | 車両用ロック装置の取付構造 |
-
1983
- 1983-10-12 JP JP58190312A patent/JPS6081945A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628139U (ja) * | 1992-09-09 | 1994-04-15 | 株式会社大井製作所 | 車両用ロック装置の取付構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6081945A (ja) | 1985-05-10 |
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