JPH026226B2 - - Google Patents
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- Publication number
- JPH026226B2 JPH026226B2 JP56192051A JP19205181A JPH026226B2 JP H026226 B2 JPH026226 B2 JP H026226B2 JP 56192051 A JP56192051 A JP 56192051A JP 19205181 A JP19205181 A JP 19205181A JP H026226 B2 JPH026226 B2 JP H026226B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- electrode
- layer
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
Landscapes
- Bipolar Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
本発明は寄生効果の少なく高耐圧のバイポーラ
集積回路用ダイオードに関する。
集積回路用ダイオードに関する。
バイポーラ集積回路はその構造上、回路の構成
部品とシリコン基板との間に種々の寄生素子が構
成されるために、さまざまな寄生効果が存在する
ことが知られている。集積回路の構成部品の一つ
である高耐圧ダイオードにおいても同様である。
例えば、第１図に示したＰ形シリコン基板１の上
にN+埋込層２とP+分離領域３によつて基板１お
よび図示されない隣接する他の構成部品と分離さ
れたＮ層４内に拡散法によりＰアノード領域５と
N+カソード領域６を設けることによつてつくら
れた高耐圧ダイオード素子は、第２図に示すよう
な等価回路で表され、ダイオードを順方向動作さ
せた場合、アノード電極７からカソード電極８へ
流れる順電流IFがＰアノード領域５、Ｎ層４およ
びＰ型基板１で形成された寄生PNPトランジス
タのベース電流となり、寄生トランジスタがオン
状態になつて基板１へ向けてIs＝hFE（Ｓ）×IFなる
寄生効果電流が流れる。ここでhFE（Ｓ）は寄生
PNPトランジスタ直流電流増幅率であり、通常
１〜10程度の値を有するのでこの寄生効果電流は
回路設計上無視できない。
部品とシリコン基板との間に種々の寄生素子が構
成されるために、さまざまな寄生効果が存在する
ことが知られている。集積回路の構成部品の一つ
である高耐圧ダイオードにおいても同様である。
例えば、第１図に示したＰ形シリコン基板１の上
にN+埋込層２とP+分離領域３によつて基板１お
よび図示されない隣接する他の構成部品と分離さ
れたＮ層４内に拡散法によりＰアノード領域５と
N+カソード領域６を設けることによつてつくら
れた高耐圧ダイオード素子は、第２図に示すよう
な等価回路で表され、ダイオードを順方向動作さ
せた場合、アノード電極７からカソード電極８へ
流れる順電流IFがＰアノード領域５、Ｎ層４およ
びＰ型基板１で形成された寄生PNPトランジス
タのベース電流となり、寄生トランジスタがオン
状態になつて基板１へ向けてIs＝hFE（Ｓ）×IFなる
寄生効果電流が流れる。ここでhFE（Ｓ）は寄生
PNPトランジスタ直流電流増幅率であり、通常
１〜10程度の値を有するのでこの寄生効果電流は
回路設計上無視できない。
このような寄生トランジスタの電流増幅率を下
げて寄生効果を減ずるために共通の部分に第１図
と同一の符号を付した第３図に示すように、Ｐア
ノード領域５とN+カード領域６とを囲むＰ領域
９をアノード領域５と同時に拡散法により形成
し、このＰ領域９カソード電極８に接続する構造
が公知である。この結果Ｐエミツタ領域５、Ｎベ
ース領域４、Ｐコレクタ領域９よりなる横形
PNPトランジスタのベース領域４とコレクタ領
域９が直結され、エミツタ領域５に接続された電
極７をアノードとし、ベース領域９に接続された
電極８をカソードとするPNPトランジスタ形の
ダイオードが形成される。
げて寄生効果を減ずるために共通の部分に第１図
と同一の符号を付した第３図に示すように、Ｐア
ノード領域５とN+カード領域６とを囲むＰ領域
９をアノード領域５と同時に拡散法により形成
し、このＰ領域９カソード電極８に接続する構造
が公知である。この結果Ｐエミツタ領域５、Ｎベ
ース領域４、Ｐコレクタ領域９よりなる横形
PNPトランジスタのベース領域４とコレクタ領
域９が直結され、エミツタ領域５に接続された電
極７をアノードとし、ベース領域９に接続された
電極８をカソードとするPNPトランジスタ形の
ダイオードが形成される。
このようなダイオード素子は第４図に示すよう
な等価回路で表わされる。アノード電極７とカソ
ード電極８の間を順バイアスした場合、ダイオー
ドの順電流IFは横形PNPトランジスタにおけるベ
ース電流IB′とコレクタ電流IC′の和となり、 IF＝〔１＋hFE(H)〕×IB′ で表わされる。ここでhFE(H)は横形PNPトランジ
スタの直流電流増幅率で IB′＝IF／１＋hFE(H) となり、第１、第２図の場合と同様に形成される
Ｐエミツタ領域５、Ｎ層４およびＰ形基板１から
なる寄生PNPトランジスタのコレクタ電流IS′は IS′＝hFE(S)×IB′＝IF×（hFE(S)／１＋hFE(H)） となつて第１、第２図の場合の１／hFE(H)に減少
する。
な等価回路で表わされる。アノード電極７とカソ
ード電極８の間を順バイアスした場合、ダイオー
ドの順電流IFは横形PNPトランジスタにおけるベ
ース電流IB′とコレクタ電流IC′の和となり、 IF＝〔１＋hFE(H)〕×IB′ で表わされる。ここでhFE(H)は横形PNPトランジ
スタの直流電流増幅率で IB′＝IF／１＋hFE(H) となり、第１、第２図の場合と同様に形成される
Ｐエミツタ領域５、Ｎ層４およびＰ形基板１から
なる寄生PNPトランジスタのコレクタ電流IS′は IS′＝hFE(S)×IB′＝IF×（hFE(S)／１＋hFE(H)） となつて第１、第２図の場合の１／hFE(H)に減少
する。
しかしこの構造においては、アノード電極７か
らシリコン配線導体７１はＰ層９を越えなければ
ならない。従つて、ダイオードの逆バイアス時に
配線導体７１の下にＮ形エピタキシヤル層４の酸
化膜１０の直下にできるＰ形反転層１１によりア
ノード側のＰ層５とカソード電極８に接続された
Ｐ層９が短絡されるので、ダイオードの逆耐圧が
低下し、高耐圧のダイオードが得られない。
らシリコン配線導体７１はＰ層９を越えなければ
ならない。従つて、ダイオードの逆バイアス時に
配線導体７１の下にＮ形エピタキシヤル層４の酸
化膜１０の直下にできるＰ形反転層１１によりア
ノード側のＰ層５とカソード電極８に接続された
Ｐ層９が短絡されるので、ダイオードの逆耐圧が
低下し、高耐圧のダイオードが得られない。
本発明はこのような集積回路内に形成されるト
ランジスタ形のダイオードのチヤネル効果による
耐圧低下を防止できる構造を提供することを目的
とする。
ランジスタ形のダイオードのチヤネル効果による
耐圧低下を防止できる構造を提供することを目的
とする。
この目的は一導電形の半導体基板上に設けられ
た逆導電形の領域の表面から当該半導体基板に達
する一導電形の分離領域に囲まれた当該逆導電形
の領域内に二つの一導電形領域を受けると共に、
そのうちの一方と他方との間に当該一方を挟む位
置で当該逆導電形の領域に接続して一方の電極と
するための当該逆導電形の領域上に設けられた一
方の導体と、前記二つの一導電形領域のうちの他
方を他方の電極とするために当該逆導電形の領域
上に、当該逆導電形の領域の表面に沿つて当該逆
導電形の領域上外にまで設けられた他方の導体と
を設け、前記二つの一導電形領域のうちの前記一
方は前記他方を前記他方の導体の直下に達しない
範囲で囲んで設けられていることによつて達成さ
れる。
た逆導電形の領域の表面から当該半導体基板に達
する一導電形の分離領域に囲まれた当該逆導電形
の領域内に二つの一導電形領域を受けると共に、
そのうちの一方と他方との間に当該一方を挟む位
置で当該逆導電形の領域に接続して一方の電極と
するための当該逆導電形の領域上に設けられた一
方の導体と、前記二つの一導電形領域のうちの他
方を他方の電極とするために当該逆導電形の領域
上に、当該逆導電形の領域の表面に沿つて当該逆
導電形の領域上外にまで設けられた他方の導体と
を設け、前記二つの一導電形領域のうちの前記一
方は前記他方を前記他方の導体の直下に達しない
範囲で囲んで設けられていることによつて達成さ
れる。
以下図を引用して本発明の実施例について説明
する。第５図および第６図において、第１図、第
３図と共通の部分には同一の符号が付されてい
る。Ｐ形シリコン基板１の上にエピタキシヤル法
で設けられたＮ層４の内部に拡散法によりＰ領域
５、N+領域６のほかにＰ領域９が形成されてい
る。Ｐ領域９はＰ領域５とN+領域６の間に介在
し、N+領域６は囲まないでＰ領域５を囲み、か
つN+領域６と反対の側が開いている。Ｐ領域９
とN+領域６は電極８により接続されている。こ
の結果第３図の場合と同様に、Ｐエミツタ領域
５、Ｎベース領域４、Ｐコレクタ領域９よりなる
横形PNPトランジスタが形成され、エミツタ領
域５に接続された電極７をアノードとし、電極８
をカソードとするPNPトランジスタ形の寄生効
果の少ないダイオードが形成される。この場合、
Ｐコレクタ領域９はエミツタ領域６を等間隔で３
方で囲むので、全領域が一様にコレクタとして働
き、より有効なトランジスタ効果が得られる。ま
た電極７はＰ領域９の開いた部分の上に延びてい
るので、Ｐ領域５とＰ領域９との間にＰ形反転層
の生ずるおそれがなく耐圧の低下がない。
する。第５図および第６図において、第１図、第
３図と共通の部分には同一の符号が付されてい
る。Ｐ形シリコン基板１の上にエピタキシヤル法
で設けられたＮ層４の内部に拡散法によりＰ領域
５、N+領域６のほかにＰ領域９が形成されてい
る。Ｐ領域９はＰ領域５とN+領域６の間に介在
し、N+領域６は囲まないでＰ領域５を囲み、か
つN+領域６と反対の側が開いている。Ｐ領域９
とN+領域６は電極８により接続されている。こ
の結果第３図の場合と同様に、Ｐエミツタ領域
５、Ｎベース領域４、Ｐコレクタ領域９よりなる
横形PNPトランジスタが形成され、エミツタ領
域５に接続された電極７をアノードとし、電極８
をカソードとするPNPトランジスタ形の寄生効
果の少ないダイオードが形成される。この場合、
Ｐコレクタ領域９はエミツタ領域６を等間隔で３
方で囲むので、全領域が一様にコレクタとして働
き、より有効なトランジスタ効果が得られる。ま
た電極７はＰ領域９の開いた部分の上に延びてい
るので、Ｐ領域５とＰ領域９との間にＰ形反転層
の生ずるおそれがなく耐圧の低下がない。
本発明の原理による寄生効果の低減は、第７図
に示すようにＮ形エピタキシヤル層４内に拡散法
によりＰ領域１５を設け、その中にさらに拡散法
によつてＮ領域１６を形成し、Ｎ層４内に設けた
N+領域１７とＰ領域１５とを接続する電極１８
をアノードとし、Ｎ領域１６に接続する電極１９
をカソードにしたNPNトランジスタ形のダイオ
ードにおいても得られる。すなわち、この場合は
Ｐ層１、Ｎ層４、Ｐ領域１５、Ｎ領域１６形成さ
れる寄生サイリスタの第２層４と第３層１５が短
絡されるので、寄生サイリスタのサイリスタ動作
が阻止される。しかし第７図の構造ではアノード
端子１８とカソード端子１９が逆バイアスされた
場合の耐圧は、Ｐ領域１５とＮ領域１６の間の
PN接合で決まるが、Ｐ領域１５はエピタキシヤ
ル層４内に拡散によつて形成されているので、高
い耐圧を得ることができない。これに対し本発明
による第５図の構造では逆耐圧はＮ形エピタキシ
ヤル層４とＰ領域５の間のPN接合で決まり、Ｎ
層４の抵抗を高くすることにより高い逆耐圧を得
ることができる。
に示すようにＮ形エピタキシヤル層４内に拡散法
によりＰ領域１５を設け、その中にさらに拡散法
によつてＮ領域１６を形成し、Ｎ層４内に設けた
N+領域１７とＰ領域１５とを接続する電極１８
をアノードとし、Ｎ領域１６に接続する電極１９
をカソードにしたNPNトランジスタ形のダイオ
ードにおいても得られる。すなわち、この場合は
Ｐ層１、Ｎ層４、Ｐ領域１５、Ｎ領域１６形成さ
れる寄生サイリスタの第２層４と第３層１５が短
絡されるので、寄生サイリスタのサイリスタ動作
が阻止される。しかし第７図の構造ではアノード
端子１８とカソード端子１９が逆バイアスされた
場合の耐圧は、Ｐ領域１５とＮ領域１６の間の
PN接合で決まるが、Ｐ領域１５はエピタキシヤ
ル層４内に拡散によつて形成されているので、高
い耐圧を得ることができない。これに対し本発明
による第５図の構造では逆耐圧はＮ形エピタキシ
ヤル層４とＰ領域５の間のPN接合で決まり、Ｎ
層４の抵抗を高くすることにより高い逆耐圧を得
ることができる。
以上述べるように本発明はバイポーラ集積回路
用のダイオードをコレクタ領域かエミツタ領域を
囲む横形トランジスタのベース、エミツタ接合を
利用してダイオードを構成することにより寄生効
果電流を低減せしめ、さらにコレクタ領域の一方
を開いておいてアノードに接続される導体をその
上側で引き出すことにより反転層による耐圧低下
を防いで高耐圧化可能にしたもので、100V〜
200Vクラスの電圧で直接システム制御を行うよ
うな高耐圧大容量集積回路において極めて有効に
適用できる。
用のダイオードをコレクタ領域かエミツタ領域を
囲む横形トランジスタのベース、エミツタ接合を
利用してダイオードを構成することにより寄生効
果電流を低減せしめ、さらにコレクタ領域の一方
を開いておいてアノードに接続される導体をその
上側で引き出すことにより反転層による耐圧低下
を防いで高耐圧化可能にしたもので、100V〜
200Vクラスの電圧で直接システム制御を行うよ
うな高耐圧大容量集積回路において極めて有効に
適用できる。
第１図は集積回路用ダイオードの従来例の断面
図、第２図はその等価回路図、第３図は別の例の
断面図、第４図はその等価回路図、第５図は本発
明の一実施例の断面図、第６図はその平面図、第
７図は本発明の効果を説明するために別の横形ト
ランジスタ形ダイオードを示す断面図である。 １……Ｐ形基板、２……Ｐ形分離領域、４……
Ｎ形エピタキシヤル層（ベース領域）、５……Ｐ
エミツタ領域、７……アノード電極、８……カソ
ード電極、９……Ｐコレクタ領域。
図、第２図はその等価回路図、第３図は別の例の
断面図、第４図はその等価回路図、第５図は本発
明の一実施例の断面図、第６図はその平面図、第
７図は本発明の効果を説明するために別の横形ト
ランジスタ形ダイオードを示す断面図である。 １……Ｐ形基板、２……Ｐ形分離領域、４……
Ｎ形エピタキシヤル層（ベース領域）、５……Ｐ
エミツタ領域、７……アノード電極、８……カソ
ード電極、９……Ｐコレクタ領域。
Claims (1)
- １ 一導電形の半導体基板上に設けられた逆導電
形の領域の表面から当該半導体基板に達する一導
電形の分離領域に囲まれた当該逆導電形の領域内
に二つの一導電形領域を設けると共に、そのうち
の一方を他方との間に当該一方を挟む位置で当該
逆導電形の領域に接続して一方の電極とするため
の当該逆導電形の領域上に設けられた一方の導体
と、前記二つの一導電形領域のうちの他方を他方
の電極とするために当該逆導電形の領域上に、当
該逆導電形の領域の表面に沿つて当該逆導電形の
領域上外にまで設けられた他方の導体とを設け、
前記二つの一導電形領域のうちの前記一方は前記
他方を前記他方の導体の直下に達しない範囲で囲
んで設けられていることを特徴とする集積回路用
ダイオード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192051A JPS5893291A (ja) | 1981-11-30 | 1981-11-30 | 集積回路用ダイオ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192051A JPS5893291A (ja) | 1981-11-30 | 1981-11-30 | 集積回路用ダイオ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893291A JPS5893291A (ja) | 1983-06-02 |
| JPH026226B2 true JPH026226B2 (ja) | 1990-02-08 |
Family
ID=16284793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192051A Granted JPS5893291A (ja) | 1981-11-30 | 1981-11-30 | 集積回路用ダイオ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893291A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5548958A (en) * | 1978-10-02 | 1980-04-08 | Nec Corp | Semiconductor device |
| JPS55158663A (en) * | 1979-05-29 | 1980-12-10 | Sanyo Electric Co Ltd | Transistor |
-
1981
- 1981-11-30 JP JP56192051A patent/JPS5893291A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893291A (ja) | 1983-06-02 |
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