JPH026237B2 - - Google Patents
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- JPH026237B2 JPH026237B2 JP57037381A JP3738182A JPH026237B2 JP H026237 B2 JPH026237 B2 JP H026237B2 JP 57037381 A JP57037381 A JP 57037381A JP 3738182 A JP3738182 A JP 3738182A JP H026237 B2 JPH026237 B2 JP H026237B2
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- substrate
- semiconductor element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
- H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/02—Structural details or components not essential to laser action
- H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
- H01S5/0261—Non-optical elements, e.g. laser driver components, heaters
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- Semiconductor Lasers (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、同一基板上に通常の半導体素子と光
半導体素子とを共存させた半導体装置の改良に関
する。
半導体素子とを共存させた半導体装置の改良に関
する。
従来技術と問題点
従来、同一基板上に例えば論理用電界効果半導
体素子と光半導体素子とを形成した半導体装置と
して第１図に見られるものが知られている。
体素子と光半導体素子とを形成した半導体装置と
して第１図に見られるものが知られている。
図に於いて、１は半絶縁性GaAs基板、２はｎ
型GaAs能動層、３はｎ型GaAs層、４はｎ型
GaAlAsクラツド層、５はｎ型GaAs活性層、６
はｐ型GaAlAsクラツド層、７はp+型GaAsキヤ
ツプ層、８はAuZnからなるｐ側電極、９は
AuGeからなるドレイン電極、１０はAlからなる
ゲート電極、１１はAuGeからなるソース電極を
それぞれ示す。尚、QTは電界効果トランジスタ
部分、QLは半導体レーザ部分をそれぞれ示す。
型GaAs能動層、３はｎ型GaAs層、４はｎ型
GaAlAsクラツド層、５はｎ型GaAs活性層、６
はｐ型GaAlAsクラツド層、７はp+型GaAsキヤ
ツプ層、８はAuZnからなるｐ側電極、９は
AuGeからなるドレイン電極、１０はAlからなる
ゲート電極、１１はAuGeからなるソース電極を
それぞれ示す。尚、QTは電界効果トランジスタ
部分、QLは半導体レーザ部分をそれぞれ示す。
この装置に図示の極性に電圧を印加すると、矢
印Ｉで示すように電流が流れる。そして、この電
流はゲート電極１０に印加される負電圧に依つて
発生する空乏層の拡がりで制御されるので、前記
負電圧を信号として半導体レーザ部分QLの放射
光を変調することができる。
印Ｉで示すように電流が流れる。そして、この電
流はゲート電極１０に印加される負電圧に依つて
発生する空乏層の拡がりで制御されるので、前記
負電圧を信号として半導体レーザ部分QLの放射
光を変調することができる。
ところで、この従来例では、電界効果トランジ
スタ部分QTと半導体レーザ部分QLとの間の段
差が大（例えば３〜５〔μｍ〕）である為、電界効
果トランジスタの電極、特にゲート電極のフオト
リソグラフイが困難になり微細加工ができず、ま
た、電流はキヤリヤ濃度が低い能動層２を配線と
して流れる為、配線抵抗が大である。
スタ部分QTと半導体レーザ部分QLとの間の段
差が大（例えば３〜５〔μｍ〕）である為、電界効
果トランジスタの電極、特にゲート電極のフオト
リソグラフイが困難になり微細加工ができず、ま
た、電流はキヤリヤ濃度が低い能動層２を配線と
して流れる為、配線抵抗が大である。
そこで、第２図に見られる構造の装置も提案さ
れている。
れている。
図に於いて、２１はｎ型GaAs基板、２２はｎ
型GaAlAsクラツド層、２３はｎ型GaAlAs活性
層、２４はｐ型GaAlAsクラツド層、２５はｎ型
GaAs層、２６は半絶縁性GaAlAs層、２７はｎ
型GaAs能動層、２８は二酸化シリコン絶縁膜、
２９はｐ型不純物拡散領域、３０はAuCrからな
るｐ側電極、３１はAuGeNiからなるドレイン電
極、３２はAuCrからなるゲート電極、３３は
AuGeNiからなるソース電極、３４はAuGeNiか
らなるｎ側電極、QTは電界効果トランジスタ部
分、QLは半導体レーザ部分をそれぞれ示す。
型GaAlAsクラツド層、２３はｎ型GaAlAs活性
層、２４はｐ型GaAlAsクラツド層、２５はｎ型
GaAs層、２６は半絶縁性GaAlAs層、２７はｎ
型GaAs能動層、２８は二酸化シリコン絶縁膜、
２９はｐ型不純物拡散領域、３０はAuCrからな
るｐ側電極、３１はAuGeNiからなるドレイン電
極、３２はAuCrからなるゲート電極、３３は
AuGeNiからなるソース電極、３４はAuGeNiか
らなるｎ側電極、QTは電界効果トランジスタ部
分、QLは半導体レーザ部分をそれぞれ示す。
この装置に於いて、図示の極性に電圧を印加す
ると、矢印I1で示す電流が流れ、それは、ソース
電極３３、ｐ側電極３０を通り、矢印I2の如く流
れる。そして、この電流もゲート電極３２に印加
される負電圧で能動層２７中に発生する空乏層の
拡がり如何で制御される。従つて、前記同様、半
導体レーザ部分QLの放射光は変調可能である。
ると、矢印I1で示す電流が流れ、それは、ソース
電極３３、ｐ側電極３０を通り、矢印I2の如く流
れる。そして、この電流もゲート電極３２に印加
される負電圧で能動層２７中に発生する空乏層の
拡がり如何で制御される。従つて、前記同様、半
導体レーザ部分QLの放射光は変調可能である。
この従来例に依ると、半導体レーザ部分QLと
電界効果トランジスタ部分QTとの間の段差は解
消され、また、配線抵抗は問題にならないもの
の、別の欠点が発生する。即ち、この装置では、
半絶縁性GaAlAs層２６はエピタキシヤル成長法
で形成している為、その比抵抗ρは通常〜103〜4
〔Ω−cm〕程度であつて、余り高くはできない。
従つて、矢印I1で示した電流が破線の矢印で示し
てあるように流れ、半導体レーザ部分QLは正常
に動作しないことになる。尚、因に第１図に見ら
れる半絶縁性GaAs基板１に於ける比抵抗ρは
106〜7〔Ωcm〕を得ることができる。
電界効果トランジスタ部分QTとの間の段差は解
消され、また、配線抵抗は問題にならないもの
の、別の欠点が発生する。即ち、この装置では、
半絶縁性GaAlAs層２６はエピタキシヤル成長法
で形成している為、その比抵抗ρは通常〜103〜4
〔Ω−cm〕程度であつて、余り高くはできない。
従つて、矢印I1で示した電流が破線の矢印で示し
てあるように流れ、半導体レーザ部分QLは正常
に動作しないことになる。尚、因に第１図に見ら
れる半絶縁性GaAs基板１に於ける比抵抗ρは
106〜7〔Ωcm〕を得ることができる。
発明の目的
本発明は、高比抵抗の半絶縁性基板上に通常の
半導体素子と半導体レーザ、LEDなどの光半導
体素子とを段差がないように併設し、また、それ
等半導体素子と光半導体素子とを結ぶ配線の抵抗
を低く抑えることができるようにするものであ
る。
半導体素子と半導体レーザ、LEDなどの光半導
体素子とを段差がないように併設し、また、それ
等半導体素子と光半導体素子とを結ぶ配線の抵抗
を低く抑えることができるようにするものであ
る。
発明の実施例
第３図乃至第７図は本発明一実施例を製造する
工程を説明する為の工程要所に於ける半導体装置
の要部断面図であり、次に、これ等の図を参照し
つつ説明する。
工程を説明する為の工程要所に於ける半導体装置
の要部断面図であり、次に、これ等の図を参照し
つつ説明する。
第３図参照
(1) 半絶縁性GaAs基板３１上に厚さ〜6000〔Å〕
の二酸化シリコン膜５１を例えばCVD法で形
成する。
の二酸化シリコン膜５１を例えばCVD法で形
成する。
(2) 通常のフオト・リソグラフイ技術にて二酸化
シリコン膜５１のパターニングを行ない、選択
的に窓を形成する。
シリコン膜５１のパターニングを行ない、選択
的に窓を形成する。
(3) パターニングされた二酸化シリコン膜５１を
マスクとして基板３１を深さ７〜８〔μｍ〕程
度エツチングする。
マスクとして基板３１を深さ７〜８〔μｍ〕程
度エツチングする。
第４図参照
(4) 再び二酸化シリコン膜５１のパターニングを
行ない、さきに形成した窓を若干拡大する。
行ない、さきに形成した窓を若干拡大する。
(5) 二酸化シリコン膜５１をマスクとしてZnの
拡散を行ない基板３１に深さ〜50〔μｍ〕のp+
（ｐ＞1020〔cm-3〕）型配線層３２を形成する。
拡散を行ない基板３１に深さ〜50〔μｍ〕のp+
（ｐ＞1020〔cm-3〕）型配線層３２を形成する。
第５図参照
(6) 二酸化シリコン膜５１を除去してから分子ビ
ーム・エピタキシヤル成長法（MBE法）にて
通常の半導体素子に於ける能動層であるｎ型
GaAs層３３を厚さ例えば0.2〔μｍ〕程度に成
長させる。このときの温度は600〜700〔℃〕、時
間は１〜３〔時間〕であり、また、ｎ型不純物
の濃度は１×1017〔cm-3〕である。
ーム・エピタキシヤル成長法（MBE法）にて
通常の半導体素子に於ける能動層であるｎ型
GaAs層３３を厚さ例えば0.2〔μｍ〕程度に成
長させる。このときの温度は600〜700〔℃〕、時
間は１〜３〔時間〕であり、また、ｎ型不純物
の濃度は１×1017〔cm-3〕である。
この工程中に、p+型配線層３２上のｎ型
GaAs層３３にはｐ型不純物が這い上りｎ型を
ｐ型に変換する。尚、温度を600〔℃〕として１
時間に於ける這い上り拡散深さは〜0.5〔μｍ〕
程度である。
GaAs層３３にはｐ型不純物が這い上りｎ型を
ｐ型に変換する。尚、温度を600〔℃〕として１
時間に於ける這い上り拡散深さは〜0.5〔μｍ〕
程度である。
(7) CVD法に依り二酸化シリコン膜５２を形成
し、これをリソグラフイ技術にてパターニング
し、基板３１の厚い部分と、段差部と、基板３
１の薄くなされた部分の一部とを覆うものを残
して他を除去する。
し、これをリソグラフイ技術にてパターニング
し、基板３１の厚い部分と、段差部と、基板３
１の薄くなされた部分の一部とを覆うものを残
して他を除去する。
(8) 再びMBE法を適用し、半導体レーザのｐ側
コンタクト層であるp+型GaAs層３４を厚さ例
えば２〜３〔μｍ〕程度に成長させる。尚、ｐ
型不純物濃度は５×1018〔cm-3〕程度である。
コンタクト層であるp+型GaAs層３４を厚さ例
えば２〜３〔μｍ〕程度に成長させる。尚、ｐ
型不純物濃度は５×1018〔cm-3〕程度である。
続いて、キヤリア閉じ込め層であるｐ型
GaAlAs層３５を厚さ例えば１〔μｍ〕程度に
成長させる。尚、ｐ型不純物濃度は１×1017
〔cm-3〕程度である。
GaAlAs層３５を厚さ例えば１〔μｍ〕程度に
成長させる。尚、ｐ型不純物濃度は１×1017
〔cm-3〕程度である。
続いて活性層であるｎ型GaAs層３６を厚さ
例えば0.2〔μｍ〕に形成する。尚、ｎ型不純物
濃度は１×1017〔cm-3〕程度である。
例えば0.2〔μｍ〕に形成する。尚、ｎ型不純物
濃度は１×1017〔cm-3〕程度である。
続いてキヤリヤ閉じ込め層であるｎ型
GaAlAs層３７を厚さ例えば１〔μｍ〕程度に
形成する。尚、ｎ型不純物濃度は１×1017〔cm
-3〕程度である。
GaAlAs層３７を厚さ例えば１〔μｍ〕程度に
形成する。尚、ｎ型不純物濃度は１×1017〔cm
-3〕程度である。
続いてｎ側コンタクト層であるn+型GaAs層
３８を厚さ例えば１〔μｍ〕程度に形成する。
尚、ｎ型不純物濃度は１×1018〔cm-3〕程度で
ある。
３８を厚さ例えば１〔μｍ〕程度に形成する。
尚、ｎ型不純物濃度は１×1018〔cm-3〕程度で
ある。
これ等の成長は連続的に行なわれる。そし
て、二酸化シリコン膜５２上に成長された各層
は多結晶になる。図では、これを記号３９で指
示してある。
て、二酸化シリコン膜５２上に成長された各層
は多結晶になる。図では、これを記号３９で指
示してある。
第６図参照
(9) 光半導体素子のｎ側電極用としてAuGe／Ni
を〜3000〔Å〕程度の厚さに真空蒸着法で形成
する。
を〜3000〔Å〕程度の厚さに真空蒸着法で形成
する。
(10) 通常のフオト・リソグラフイ技術にて、n+
型GaAs層３８上に幅10〔μｍ〕、長さ300〔μ
ｍ〕のストライプ電極４０を形成し、次いで、
温度420〔℃〕、時間１〔分〕の熱処理を窒素雰囲
気中で行なう。
型GaAs層３８上に幅10〔μｍ〕、長さ300〔μ
ｍ〕のストライプ電極４０を形成し、次いで、
温度420〔℃〕、時間１〔分〕の熱処理を窒素雰囲
気中で行なう。
(11) ストライプ電極４０を覆うように幅250〔μ
ｍ〕、長さ310〔μｍ〕のマスクをフオト・レジ
スト膜で形成し（図示せず）、さきに形成した
各半導体層をエツチングし、p+型GaAs層３４
が露出するまで行なう。この時、エツチング液
としてはH2SO4／H2O2／H2O（１／８／１）の
混液を使用することができる。尚、二酸化シリ
コン膜５２上の多結晶層のエツチング・レート
は単結晶層のそれと比較して２倍も速いので、
前記エツチング工程で完全に除去されてしま
う。また、エツチングをp+型GaAs層３４で停
止させる為の制御はエツチング・レート及び時
間に依つて行なうが、p+型GaAs層３４を厚く
形成しておけば、多少オーバ・エツチングにな
つても問題は生じない。
ｍ〕、長さ310〔μｍ〕のマスクをフオト・レジ
スト膜で形成し（図示せず）、さきに形成した
各半導体層をエツチングし、p+型GaAs層３４
が露出するまで行なう。この時、エツチング液
としてはH2SO4／H2O2／H2O（１／８／１）の
混液を使用することができる。尚、二酸化シリ
コン膜５２上の多結晶層のエツチング・レート
は単結晶層のそれと比較して２倍も速いので、
前記エツチング工程で完全に除去されてしま
う。また、エツチングをp+型GaAs層３４で停
止させる為の制御はエツチング・レート及び時
間に依つて行なうが、p+型GaAs層３４を厚く
形成しておけば、多少オーバ・エツチングにな
つても問題は生じない。
第７図参照
(12) 二酸化シリコン膜５２を除去してから、真空
蒸着法にてAuZn膜を厚さ例えば〜3000〔Å〕
程度に形成し、これをパターニングして、基板
３１の厚い部分に在るp+型配線層３２上のも
の以外は除去し、コンタクト層４１を形成し、
次いで、温度450〔℃〕、時間５〔分〕の熱処理を
窒素雰囲気中で行なう。
蒸着法にてAuZn膜を厚さ例えば〜3000〔Å〕
程度に形成し、これをパターニングして、基板
３１の厚い部分に在るp+型配線層３２上のも
の以外は除去し、コンタクト層４１を形成し、
次いで、温度450〔℃〕、時間５〔分〕の熱処理を
窒素雰囲気中で行なう。
(13) 真空蒸着法にてAuGe／Niを厚さ例えば〜
3000〔Å〕程度に形成し、これをパターニング
してドレイン電極４２，ソース電極４３を形成
し、次いで、温度420〔℃〕、時間１〔分〕の熱処
理を窒素雰囲気中で行なう。
3000〔Å〕程度に形成し、これをパターニング
してドレイン電極４２，ソース電極４３を形成
し、次いで、温度420〔℃〕、時間１〔分〕の熱処
理を窒素雰囲気中で行なう。
(14) 真空蒸着法にてAlを厚さ例えば〜2000〔Å〕
程度に形成し、これをパターニングしてゲート
電極４４を形成する。
程度に形成し、これをパターニングしてゲート
電極４４を形成する。
このようにして基板３１の厚い部分（メサ状
部分）には電界効果トランジスタ部分QTが形
成され、薄い部分（凹所）には半導体レーザ部
分QLが形成される。
部分）には電界効果トランジスタ部分QTが形
成され、薄い部分（凹所）には半導体レーザ部
分QLが形成される。
前記実施例では、トランジスタ部分QTとレー
ザ部分QLとはZnを高濃度に拡散して形成したp+
型配線層３２に依り電気的に接続されているが、
これに代え、高不純物濃度の単結晶層、例えば
p+（或いはn+）型GaAs層を用いても良い。n+型
GaAs層を使用した場合には、半導体レーザ部分
QLに於ける各層の導電型を反転させるとともに
抵抗性コンタクト形成に用いる電極材料を変えれ
ば良い。尚、レーザに於ける共振器端面を形成す
るには前記工程(11)で形成しても良いが、通常の如
く劈開に依ることもできる。
ザ部分QLとはZnを高濃度に拡散して形成したp+
型配線層３２に依り電気的に接続されているが、
これに代え、高不純物濃度の単結晶層、例えば
p+（或いはn+）型GaAs層を用いても良い。n+型
GaAs層を使用した場合には、半導体レーザ部分
QLに於ける各層の導電型を反転させるとともに
抵抗性コンタクト形成に用いる電極材料を変えれ
ば良い。尚、レーザに於ける共振器端面を形成す
るには前記工程(11)で形成しても良いが、通常の如
く劈開に依ることもできる。
発明の効果
以上の説明で判るように、本発明に依れば、高
比抵抗の半絶縁性単結晶基板を使用しているので
半導体素子と光半導体素子間に流れる電流が側路
する惧れは皆無であり、また、該電流は低抵抗値
の拡散層或いは単結晶層からなる配線層を流れる
ので大出力をとり出すことが容易であり、更にま
た、多層になるので必然的に丈が高くなる光半導
体素子は基板をエツチングして形成した段差の下
方表面に、そして、通常の半導体素子はエツチン
グされていない基板表面即ち段差の上方表面にそ
れぞれ形成されるものであるから両素子の表面が
略一致する高さとなり、リソグラフイを実施する
際の微細パターン形成が容易となる。
比抵抗の半絶縁性単結晶基板を使用しているので
半導体素子と光半導体素子間に流れる電流が側路
する惧れは皆無であり、また、該電流は低抵抗値
の拡散層或いは単結晶層からなる配線層を流れる
ので大出力をとり出すことが容易であり、更にま
た、多層になるので必然的に丈が高くなる光半導
体素子は基板をエツチングして形成した段差の下
方表面に、そして、通常の半導体素子はエツチン
グされていない基板表面即ち段差の上方表面にそ
れぞれ形成されるものであるから両素子の表面が
略一致する高さとなり、リソグラフイを実施する
際の微細パターン形成が容易となる。
第１図及び第２図は従来例の要部断面図、第３
図乃至第７図は本発明一実施例を製造する工程を
説明する為の工程要所に於ける半導体装置の要部
断面図である。 図に於いて、３１は段差を有する半絶縁性
GaAs基板、３２はp+型配線層、３３は能動層で
あるｎ型GaAs層、３４はｐ側コンタクト層であ
るp+型GaAs層、３５はキヤリヤ閉じ込め層であ
るｐ型GaAlAs層、３６は活性層であるｎ型
GaAs層、３７はキヤリヤ閉じ込め層であるｎ型
GaAlAs層、３８はｎ側コンタクト層であるn+型
GaAs層、４０はストライプ電極、４１はコンタ
クト層、４２はドレイン電極、４３はソース電
極、４４はゲート電極である。
図乃至第７図は本発明一実施例を製造する工程を
説明する為の工程要所に於ける半導体装置の要部
断面図である。 図に於いて、３１は段差を有する半絶縁性
GaAs基板、３２はp+型配線層、３３は能動層で
あるｎ型GaAs層、３４はｐ側コンタクト層であ
るp+型GaAs層、３５はキヤリヤ閉じ込め層であ
るｐ型GaAlAs層、３６は活性層であるｎ型
GaAs層、３７はキヤリヤ閉じ込め層であるｎ型
GaAlAs層、３８はｎ側コンタクト層であるn+型
GaAs層、４０はストライプ電極、４１はコンタ
クト層、４２はドレイン電極、４３はソース電
極、４４はゲート電極である。
Claims (1)
- 【特許請求の範囲】 １ 表面に段差を有する半絶縁性単結晶基板、 該基板に於ける段差の上方表面と下方表面との
間に形成された高不純物濃度の拡散層或いは単結
晶層からなる配線層、 前記段差の上方表面に形成された通常の半導体
素子、 前記段差の下方表面に積層され且つ表面が前記
通常の半導体素子の表面と略一致する高さに形成
されると共に前記配線層で該通常の半導体素子と
電気的に結合された光半導体素子 を備えてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037381A JPS58154286A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57037381A JPS58154286A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154286A JPS58154286A (ja) | 1983-09-13 |
| JPH026237B2 true JPH026237B2 (ja) | 1990-02-08 |
Family
ID=12495941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57037381A Granted JPS58154286A (ja) | 1982-03-10 | 1982-03-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154286A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0285943U (ja) * | 1988-12-22 | 1990-07-06 | ||
| JPH03291452A (ja) * | 1990-04-04 | 1991-12-20 | Rinnai Corp | 湯張り装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5936263U (ja) * | 1982-08-30 | 1984-03-07 | 日本電気株式会社 | 半導体装置 |
| JPS60201382A (ja) * | 1984-03-26 | 1985-10-11 | ロ−ム株式会社 | 発光表示装置 |
| JPS60251654A (ja) * | 1984-05-28 | 1985-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS6169169A (ja) * | 1984-09-13 | 1986-04-09 | Agency Of Ind Science & Technol | 半導体受光素子 |
| FR2588701B1 (fr) * | 1985-10-14 | 1988-12-30 | Bouadma Noureddine | Procede de realisation d'une structure integree laser-photodetecteur |
-
1982
- 1982-03-10 JP JP57037381A patent/JPS58154286A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0285943U (ja) * | 1988-12-22 | 1990-07-06 | ||
| JPH03291452A (ja) * | 1990-04-04 | 1991-12-20 | Rinnai Corp | 湯張り装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154286A (ja) | 1983-09-13 |
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