JPH026249B2 - - Google Patents
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- JPH026249B2 JPH026249B2 JP54149830A JP14983079A JPH026249B2 JP H026249 B2 JPH026249 B2 JP H026249B2 JP 54149830 A JP54149830 A JP 54149830A JP 14983079 A JP14983079 A JP 14983079A JP H026249 B2 JPH026249 B2 JP H026249B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- Logic Circuits (AREA)
Description
本発明は、半導体素子によつて構成された回路
に関し、特に絶縁ゲート型電界効果トランジスタ
を用いた回路に関するものである。 以下の第１図ないし第３図を参照して行なう説
明はすべて絶縁ゲート型電界効果トランジスタの
うち代表的なMOSトランジスタ（以下MOSTと
称す）を用い、かつ全てＮチヤンネルMOSTで
行う。しかし、回路的にはＰチヤンネルMOST
でも本質的に同様である。 現在MOST LSIにおいて供給電源を用いて
LSI内部にリフアレンス電圧（以下Vrefと称す）
を発生させる回路方式が多く用いられている。 Vrefの特性において供給電源電圧の変動に伴
うVrefの変動が小さいこと及び、トランジスタ
のスレツシヨルド電圧（以下VTと称す）の変動
によるVrefの変動が小さいことが要求される。 第１図は、従来の12V電源のMOSダイナミツ
クRAMでアドレスインバータのリフアレンス・
レベルとして用いられているVref発生回路であ
る。第１図のVref発生回路の回路構成は、初段
にエンハンス型MOST（以下EMOSTと称す）
T1，T2，T3及びT4を用いて電源電圧分割回路を
構成することを目的とし、EMOST、T1のドレ
イン及びゲートを電源VDD、ソースを節点S1に接
続し、EMOST、T2のドレイン及びゲートを節
点S1、ソースを節点S2に接続し、EMOST、T3
のドレイン及びゲートを節点S2、ソースを節点S3
に接続し、EMOST、T4のドレイン及びゲート
を節点S3、ソースをGNDに接続する。第２段は、
EMOST、T5及びT6を用いてVrefを発生及び制
御することを目的とし、EMOST、T5のドレイ
ンを電源電圧VDD（以後VDDとのみ称す）、ゲート
を上記節点S2、ソースをリフアレンスレベル出力
節点S4に接続し、EMOST、T6のドレインは節
点S4、ゲートは、節点S2、ソースはGNDに接続
する。第１図において、EMOST、T1、T2、T3
及びT4から構成される初段の節点S2について電
源側とGND側のMOST方法のレシオを以下計算
する。EMOST，T1，T2，T3，T4，T5及びT6
に流れる電流を各I1，I2，I3，I4，I5及びI6とす
る。節点、S1，S2，S3及びS4の電圧を各V1，V2，
V3及びV4とする。 EMOST T1〜T4のゲート電位はそれらのドレ
イン電位とそれぞれ同じであり、またEMOST
T5のゲート電位はそのドレイン電位よりも低い
ため飽和領域で導通し、EMOST T6は導通時ゲ
ート電位がドレイン電位（接地）よりもそのVT
以上高いので非飽和領域で導通する。 EMOSTの飽和領域での電流増幅率をβs、非飽
和領域での電流増幅率をβtとする。αはEMOST
の基板定数であり、一般の文献にはソースを
GNDとしてα＝０として説明されている。 ｎはMOSTのトランジスタの大きさを表わす。
ｎは、直列接続における出力節点に対し、電源側
と接地（GND）側のトランジスタのレシオを計
算するため、電源側（T1-T4）又はGND側
（T5‐T6）の一方を１とし、他方にn1、n2の倍率
を規定したものである。 VTはEMOSTのスレツシヨルド電圧を表わす。 I1＝βs／２〔VDD−（１＋α）V1−VT〕2 I2＝βs／２〔V1−（１＋α）V2−VT〕2 I3＝βs／２〔V2−（１＋α）V3−VT〕2×n1 I4＝βs／２〔V3−VT〕2×n1 I5＝βs／２〔V2−（１＋α）V4−VT〕2×n2 I6＝βT〔（V2−VT）V4−１／２V4〕 以上６本の式が成立する。 I1＝I2＝I3＝I4より、 が成立する。 I5＝I6よりn2βs／２〔V2−（１＋α）V4−V4〕2＝β
t 〔（V2−VT）V4−１／２V2 4〕となり 両辺へ
に関し、特に絶縁ゲート型電界効果トランジスタ
を用いた回路に関するものである。 以下の第１図ないし第３図を参照して行なう説
明はすべて絶縁ゲート型電界効果トランジスタの
うち代表的なMOSトランジスタ（以下MOSTと
称す）を用い、かつ全てＮチヤンネルMOSTで
行う。しかし、回路的にはＰチヤンネルMOST
でも本質的に同様である。 現在MOST LSIにおいて供給電源を用いて
LSI内部にリフアレンス電圧（以下Vrefと称す）
を発生させる回路方式が多く用いられている。 Vrefの特性において供給電源電圧の変動に伴
うVrefの変動が小さいこと及び、トランジスタ
のスレツシヨルド電圧（以下VTと称す）の変動
によるVrefの変動が小さいことが要求される。 第１図は、従来の12V電源のMOSダイナミツ
クRAMでアドレスインバータのリフアレンス・
レベルとして用いられているVref発生回路であ
る。第１図のVref発生回路の回路構成は、初段
にエンハンス型MOST（以下EMOSTと称す）
T1，T2，T3及びT4を用いて電源電圧分割回路を
構成することを目的とし、EMOST、T1のドレ
イン及びゲートを電源VDD、ソースを節点S1に接
続し、EMOST、T2のドレイン及びゲートを節
点S1、ソースを節点S2に接続し、EMOST、T3
のドレイン及びゲートを節点S2、ソースを節点S3
に接続し、EMOST、T4のドレイン及びゲート
を節点S3、ソースをGNDに接続する。第２段は、
EMOST、T5及びT6を用いてVrefを発生及び制
御することを目的とし、EMOST、T5のドレイ
ンを電源電圧VDD（以後VDDとのみ称す）、ゲート
を上記節点S2、ソースをリフアレンスレベル出力
節点S4に接続し、EMOST、T6のドレインは節
点S4、ゲートは、節点S2、ソースはGNDに接続
する。第１図において、EMOST、T1、T2、T3
及びT4から構成される初段の節点S2について電
源側とGND側のMOST方法のレシオを以下計算
する。EMOST，T1，T2，T3，T4，T5及びT6
に流れる電流を各I1，I2，I3，I4，I5及びI6とす
る。節点、S1，S2，S3及びS4の電圧を各V1，V2，
V3及びV4とする。 EMOST T1〜T4のゲート電位はそれらのドレ
イン電位とそれぞれ同じであり、またEMOST
T5のゲート電位はそのドレイン電位よりも低い
ため飽和領域で導通し、EMOST T6は導通時ゲ
ート電位がドレイン電位（接地）よりもそのVT
以上高いので非飽和領域で導通する。 EMOSTの飽和領域での電流増幅率をβs、非飽
和領域での電流増幅率をβtとする。αはEMOST
の基板定数であり、一般の文献にはソースを
GNDとしてα＝０として説明されている。 ｎはMOSTのトランジスタの大きさを表わす。
ｎは、直列接続における出力節点に対し、電源側
と接地（GND）側のトランジスタのレシオを計
算するため、電源側（T1-T4）又はGND側
（T5‐T6）の一方を１とし、他方にn1、n2の倍率
を規定したものである。 VTはEMOSTのスレツシヨルド電圧を表わす。 I1＝βs／２〔VDD−（１＋α）V1−VT〕2 I2＝βs／２〔V1−（１＋α）V2−VT〕2 I3＝βs／２〔V2−（１＋α）V3−VT〕2×n1 I4＝βs／２〔V3−VT〕2×n1 I5＝βs／２〔V2−（１＋α）V4−VT〕2×n2 I6＝βT〔（V2−VT）V4−１／２V4〕 以上６本の式が成立する。 I1＝I2＝I3＝I4より、 が成立する。 I5＝I6よりn2βs／２〔V2−（１＋α）V4−V4〕2＝β
t 〔（V2−VT）V4−１／２V2 4〕となり 両辺へ
【式】を
代入すると
となり
両辺に｛（１＋α）2＋√1｝をかけると
となる。
（上式中−（１−√1）＝＋（√1−１）としてい
る。） 上式でVTに関する式は、両辺共（√1−１）
（２＋α）VT−｛（１＋α）2＋√1｝VTである。こ
れをVTで統一すると 〔（√1−１）（２＋α）−｛（１＋α）2＋√1
｝〕
VTとなり （√1−１）（２＋α）‐｛（１＋α）2＋√1｝が
最小になると、V4に対するVTの影響が最小にな
る。 以下上式を変形して行くと （√1−１）（２＋α）−｛（１＋α）2＋√1｝ ＝２√1−２＋α√1−α−α2−2α−１−√
n1 ＝√1−３−3α＋α√1−α2 ＝（√1−３）（１＋α）−α2となる。 この上式でαは０に近い定数であるため、（√
n1−３）（１＋α）が０に最も近くなるときVTの
V4に対する影響が最小になることがわかる。 よつてn1＝９のときが、VTのV4に対する影響
が最小となる条件である。 したがつて、第１図の節点S2を中心とする電源
VDD側とGND側のレシオは１対９である。
EMOST、T5及びT6から構成される第２段の
Vref電圧制御段のレシオは、使用する電圧が得
られるレシオをとる。VDDが12Vの場合において
アドレス・インバータバツフアの入力高レベル最
小値2.2V、入力低レベル最大値0.8Vに対し、中
心値1.5Vの適正なVrefが得られるためには第１
図において第２段のEMOST、T5及びT6のレシ
オを３：１にすればよい。 以上の計算により、VrefのVT依存性はほぼ０
にできるがVrefのVDD依存性は、EMOSTによる
VDDの抵抗分割を利用しているため、消すことは
できない。 現在MOSダイナミツクRAMは12V電源が主流
であるが、大容量化に伴ない、特に64k以降は5V
電源に移行しつつある。第１図の場合、VDDに関
係なく、初段の節点S2を中心とする電源側と
GND側のEMOSTのレシオを１対９とすること
でVTの依存は消けるが、発生するVrefの電圧を
1.5Vとするとき、VDDが12Vの場合発生可能、
VDDが5Vの場合発生は不可能となる。これはVDD
が5Vにおいて節点S2の電圧V2が低すぎるためで
ある。VDDが5VにおいてVrefの発生電圧を1.5V
とするため、初段のレシオを変更すると、VTの
依存は消せなくなる。 本発明はVDD5Vにおいて、Vrefの中心値1.5V
でVTによる変動を消したVref発生回路を提供す
ることを目的とし、5V電源ダイナミツクRAMの
リフアレンス・レベルを必要とするアドレス・イ
ンバータ・バツフアで有効となる。 本発明による半導体回路は、第１電源と第２電
源の間で第１及び第２の抵抗手段により電位分割
された第１節点、第１電源と第２電源の間で第３
及び第４の抵抗手段により電位分割された第２節
点、１端が第１電源に接続される第１の負荷手
段、第１の負荷手段の他端が接続される第３節
点、ドレインが第３節点、ゲートが第２節点、ソ
ースが第２電源に接続された第１の絶縁ゲート型
電界効果トランジスタ、及び第１節点と第３節点
の間に接続された第５の抵抗手段とを含み、第１
節点をリフアレンス・レベルとして用いることを
特徴とする。 次に第２図ａ，ｂ，ｃを参照して本発明基本的
構成を説明する。 第２図ａの回路は、ドレインをVDD、ゲートに
VDDを抵抗素子によつて電位分割したレベルaVDD
（０＜ａ＜１）及びソースを節点N8に接続される
EMOSTT、T18、及びドレインを節点N8、ゲー
トをaVDD及びソースをGNDに接続される
EMOST T19から構成される。第２図ｂの回路
は、ドレイン及びゲートをVDD、ソースを節点N9
に接続されるEMOST、T20及びドレインを節点
N9、ゲートにVDDを抵抗素子によつて電位分割し
たレベルbVDD（０＜ｂ＜１）及びソースをGND
に接続されるEMOST T21から構成される。第２
図ｃに示す回路が本発明の基本回路であり、第２
図ａ，ｂの回路の節点N8及びN9を負荷素子の
EMOST T22のドレイン及びソース両端によつて
接続したものである。 節点N8及びN9の電圧をV8及びV9、−EMOST、
T18、T19、T20、及びT21に流れる電流をI18、
I19、I20及びI21とし、第１図同様、計算式により
V8及びV9を表わす。 第２図ａおよびｂの回路のEMOST、T18、
T19、T20及びT21に流れる電流等価式は以下の様
になる。 I18＝βs／２〔aVDD−VT−（１＋α）V8〕2 I19＝βt〔（aVDD−VT）V8−１／２V8 2〕×n1 I20＝βs／２〔VDD−VT−（１＋α）V9〕2 I21＝βs／２〔bVDD−VT〕2×n2βt／βs＝ｔとする
。 I18＝I19より βs／２〔aVDD−VT−（１＋α）V8〕2 ＝βt〔（aVDD−VT）V8−１／２V8 2〕×n1となり 以下上式を変形していくと （aVDD−VT）2−２（aVDD−VT） （１＋α）V8＋（１＋α）2V8 2 ＝2n1t（aVDD−VT）V8−n1tV8 2 になり右辺を０にするよう変形すると、 ｛（１＋α）2＋n1t｝V8 2−２（１＋α＋n1t） （aVDD−VT）V8＋（aVDD−VT）2＝０となる。 上記の２次方程式を の関係に従つて解くと、 I20＝I21より V9＝（１−√2）DD＋（√2−１）T１＋
上の電圧等価式よりV8はVTが高くなる程、減
少する傾向を示す一方、V9は、EMOST、T21の
大きさn2を１より充分大きくするとにより、逆に
増加する傾向となる。 すなわちV8の式では、MOSTはＮチヤンネル
でありVTは正の値であるからVTが高くなるとV8
は減少する。V9の式ではVTは（√2−１）−１）
の乗数であり、n2＞１ならば、（√2−１）VTは
正の項となり、VTが高くなるとV9も増加する。 節点N8及び節点N9をEMOST、T22により、接
合し、VrefとなるN8の電圧レベルV8のVT依存性
が消えるような、EMOST、T21及びT22の大き
さを決めることができる。EMOST、T22は、負
荷素子として用いているため、ゲート入力は、
VDDでなくとも、近似の電圧レベルであれば、動
作上の差はない。VDD依存に関しては、第１図同
様抵抗素子による電位分割を用いているため消す
ことはできない。 本発明における具体的な実施例を第３図に示
す。第３図の回路は、ドレイン及びゲートが
VDD、ソースが節点N1に接続されるEMOST、
T7、ドレイン及びゲートが節点N1、ソースが節
点N2に接続されるEMOST、T8、ドレイン及び
ゲートが節点N2ソースが節点N3に接続される
EMOST、T9、ドレイン及びゲートが節点N3、
ソースが節点N4に接続されるEMOST10、ドレイ
ン及びゲートが節点N4、ソースが節点N5に接続
されるEMOST T11、ドレインが接点N5、ゲー
トが接点N4、ソースがGNDに接続される
EMOST T12、ドレインがVDD、ゲートが節点
N1、ソースが節点N8に接続されるEMOST T18、
ドレインが節点N8、ゲートが節点N1、ソースが
GNDに接続される−EMOST T19、ドレイン及
びゲートがVDD、ソースが節点N9に接続される
EMOST T20、ドレインが節点N9、ゲートが節
点N4、ソースがGNDに接続されるEMOST T21
及びドレインが節点N8ゲートがVDD、ソースが節
点N9に接続される‐EMOST T22から構成され、
節点N8がVrefの出力である。EMOST、T7，
T8，T9，T10，T11及びT12から構成される初段
の回路は、VDDを分割することが目的であるため
本来は、必要な電圧レベルの得られるよう任意の
数のEMOSTを用いる。第３図の回路における
T18及びT19の寸法すなわち、コンダクタンスを
５対３、T20及びT21の寸法を１対20及び
EMOST T22を0.5.とすると、VDD5Vの場合での
VT依存のないVref1.4Vが得られる。 本発明の回路の場合、節点N4を中心とする電
源側とGND側のEMOSTのレシオは前述のよう
に任意であり、従来例のようにルシオを１対９と
固定する必要がなく、VDDが5Vにおいても低くな
りすぎない電圧を利用している。 第４図は、第３図において、線ａ，ｂは、それ
ぞれEMOST T22がない場合の節点、N9及びN8
のVT依存の特性で、線Ｃは、EMOST T22を入
れた場合のグラフである。節点N8の電圧V8がVT
に依存しないためには、EMOST T20及びT21の
寸法を決める他、EMOST T22の寸法を適当な寸
法にすればよい。 以上説明したように本発明によれば出力電圧レ
ベルのVTによる変化が互いに逆の傾向を示す２
個の節点をMOSTで接続することにより、VT依
存の消えたリフアレンス・レベル回路が得られ、
従来の回路では、不可能であつた5V電源、中心
値1.5Vの条件を満たし、且つVT依存性の消えた
リフアレンス・レベル発生回路を実現できる。
る。） 上式でVTに関する式は、両辺共（√1−１）
（２＋α）VT−｛（１＋α）2＋√1｝VTである。こ
れをVTで統一すると 〔（√1−１）（２＋α）−｛（１＋α）2＋√1
｝〕
VTとなり （√1−１）（２＋α）‐｛（１＋α）2＋√1｝が
最小になると、V4に対するVTの影響が最小にな
る。 以下上式を変形して行くと （√1−１）（２＋α）−｛（１＋α）2＋√1｝ ＝２√1−２＋α√1−α−α2−2α−１−√
n1 ＝√1−３−3α＋α√1−α2 ＝（√1−３）（１＋α）−α2となる。 この上式でαは０に近い定数であるため、（√
n1−３）（１＋α）が０に最も近くなるときVTの
V4に対する影響が最小になることがわかる。 よつてn1＝９のときが、VTのV4に対する影響
が最小となる条件である。 したがつて、第１図の節点S2を中心とする電源
VDD側とGND側のレシオは１対９である。
EMOST、T5及びT6から構成される第２段の
Vref電圧制御段のレシオは、使用する電圧が得
られるレシオをとる。VDDが12Vの場合において
アドレス・インバータバツフアの入力高レベル最
小値2.2V、入力低レベル最大値0.8Vに対し、中
心値1.5Vの適正なVrefが得られるためには第１
図において第２段のEMOST、T5及びT6のレシ
オを３：１にすればよい。 以上の計算により、VrefのVT依存性はほぼ０
にできるがVrefのVDD依存性は、EMOSTによる
VDDの抵抗分割を利用しているため、消すことは
できない。 現在MOSダイナミツクRAMは12V電源が主流
であるが、大容量化に伴ない、特に64k以降は5V
電源に移行しつつある。第１図の場合、VDDに関
係なく、初段の節点S2を中心とする電源側と
GND側のEMOSTのレシオを１対９とすること
でVTの依存は消けるが、発生するVrefの電圧を
1.5Vとするとき、VDDが12Vの場合発生可能、
VDDが5Vの場合発生は不可能となる。これはVDD
が5Vにおいて節点S2の電圧V2が低すぎるためで
ある。VDDが5VにおいてVrefの発生電圧を1.5V
とするため、初段のレシオを変更すると、VTの
依存は消せなくなる。 本発明はVDD5Vにおいて、Vrefの中心値1.5V
でVTによる変動を消したVref発生回路を提供す
ることを目的とし、5V電源ダイナミツクRAMの
リフアレンス・レベルを必要とするアドレス・イ
ンバータ・バツフアで有効となる。 本発明による半導体回路は、第１電源と第２電
源の間で第１及び第２の抵抗手段により電位分割
された第１節点、第１電源と第２電源の間で第３
及び第４の抵抗手段により電位分割された第２節
点、１端が第１電源に接続される第１の負荷手
段、第１の負荷手段の他端が接続される第３節
点、ドレインが第３節点、ゲートが第２節点、ソ
ースが第２電源に接続された第１の絶縁ゲート型
電界効果トランジスタ、及び第１節点と第３節点
の間に接続された第５の抵抗手段とを含み、第１
節点をリフアレンス・レベルとして用いることを
特徴とする。 次に第２図ａ，ｂ，ｃを参照して本発明基本的
構成を説明する。 第２図ａの回路は、ドレインをVDD、ゲートに
VDDを抵抗素子によつて電位分割したレベルaVDD
（０＜ａ＜１）及びソースを節点N8に接続される
EMOSTT、T18、及びドレインを節点N8、ゲー
トをaVDD及びソースをGNDに接続される
EMOST T19から構成される。第２図ｂの回路
は、ドレイン及びゲートをVDD、ソースを節点N9
に接続されるEMOST、T20及びドレインを節点
N9、ゲートにVDDを抵抗素子によつて電位分割し
たレベルbVDD（０＜ｂ＜１）及びソースをGND
に接続されるEMOST T21から構成される。第２
図ｃに示す回路が本発明の基本回路であり、第２
図ａ，ｂの回路の節点N8及びN9を負荷素子の
EMOST T22のドレイン及びソース両端によつて
接続したものである。 節点N8及びN9の電圧をV8及びV9、−EMOST、
T18、T19、T20、及びT21に流れる電流をI18、
I19、I20及びI21とし、第１図同様、計算式により
V8及びV9を表わす。 第２図ａおよびｂの回路のEMOST、T18、
T19、T20及びT21に流れる電流等価式は以下の様
になる。 I18＝βs／２〔aVDD−VT−（１＋α）V8〕2 I19＝βt〔（aVDD−VT）V8−１／２V8 2〕×n1 I20＝βs／２〔VDD−VT−（１＋α）V9〕2 I21＝βs／２〔bVDD−VT〕2×n2βt／βs＝ｔとする
。 I18＝I19より βs／２〔aVDD−VT−（１＋α）V8〕2 ＝βt〔（aVDD−VT）V8−１／２V8 2〕×n1となり 以下上式を変形していくと （aVDD−VT）2−２（aVDD−VT） （１＋α）V8＋（１＋α）2V8 2 ＝2n1t（aVDD−VT）V8−n1tV8 2 になり右辺を０にするよう変形すると、 ｛（１＋α）2＋n1t｝V8 2−２（１＋α＋n1t） （aVDD−VT）V8＋（aVDD−VT）2＝０となる。 上記の２次方程式を の関係に従つて解くと、 I20＝I21より V9＝（１−√2）DD＋（√2−１）T１＋
上の電圧等価式よりV8はVTが高くなる程、減
少する傾向を示す一方、V9は、EMOST、T21の
大きさn2を１より充分大きくするとにより、逆に
増加する傾向となる。 すなわちV8の式では、MOSTはＮチヤンネル
でありVTは正の値であるからVTが高くなるとV8
は減少する。V9の式ではVTは（√2−１）−１）
の乗数であり、n2＞１ならば、（√2−１）VTは
正の項となり、VTが高くなるとV9も増加する。 節点N8及び節点N9をEMOST、T22により、接
合し、VrefとなるN8の電圧レベルV8のVT依存性
が消えるような、EMOST、T21及びT22の大き
さを決めることができる。EMOST、T22は、負
荷素子として用いているため、ゲート入力は、
VDDでなくとも、近似の電圧レベルであれば、動
作上の差はない。VDD依存に関しては、第１図同
様抵抗素子による電位分割を用いているため消す
ことはできない。 本発明における具体的な実施例を第３図に示
す。第３図の回路は、ドレイン及びゲートが
VDD、ソースが節点N1に接続されるEMOST、
T7、ドレイン及びゲートが節点N1、ソースが節
点N2に接続されるEMOST、T8、ドレイン及び
ゲートが節点N2ソースが節点N3に接続される
EMOST、T9、ドレイン及びゲートが節点N3、
ソースが節点N4に接続されるEMOST10、ドレイ
ン及びゲートが節点N4、ソースが節点N5に接続
されるEMOST T11、ドレインが接点N5、ゲー
トが接点N4、ソースがGNDに接続される
EMOST T12、ドレインがVDD、ゲートが節点
N1、ソースが節点N8に接続されるEMOST T18、
ドレインが節点N8、ゲートが節点N1、ソースが
GNDに接続される−EMOST T19、ドレイン及
びゲートがVDD、ソースが節点N9に接続される
EMOST T20、ドレインが節点N9、ゲートが節
点N4、ソースがGNDに接続されるEMOST T21
及びドレインが節点N8ゲートがVDD、ソースが節
点N9に接続される‐EMOST T22から構成され、
節点N8がVrefの出力である。EMOST、T7，
T8，T9，T10，T11及びT12から構成される初段
の回路は、VDDを分割することが目的であるため
本来は、必要な電圧レベルの得られるよう任意の
数のEMOSTを用いる。第３図の回路における
T18及びT19の寸法すなわち、コンダクタンスを
５対３、T20及びT21の寸法を１対20及び
EMOST T22を0.5.とすると、VDD5Vの場合での
VT依存のないVref1.4Vが得られる。 本発明の回路の場合、節点N4を中心とする電
源側とGND側のEMOSTのレシオは前述のよう
に任意であり、従来例のようにルシオを１対９と
固定する必要がなく、VDDが5Vにおいても低くな
りすぎない電圧を利用している。 第４図は、第３図において、線ａ，ｂは、それ
ぞれEMOST T22がない場合の節点、N9及びN8
のVT依存の特性で、線Ｃは、EMOST T22を入
れた場合のグラフである。節点N8の電圧V8がVT
に依存しないためには、EMOST T20及びT21の
寸法を決める他、EMOST T22の寸法を適当な寸
法にすればよい。 以上説明したように本発明によれば出力電圧レ
ベルのVTによる変化が互いに逆の傾向を示す２
個の節点をMOSTで接続することにより、VT依
存の消えたリフアレンス・レベル回路が得られ、
従来の回路では、不可能であつた5V電源、中心
値1.5Vの条件を満たし、且つVT依存性の消えた
リフアレンス・レベル発生回路を実現できる。
第１図は、従来12V電源のMOSLSIで使用され
ているリフアレンス電圧発生回路を示し第２図ａ
及びｂは、本発明の基本ブロツクを示し、第２図
ｃは本発明の基本回路構成を示す。第３図は、本
発明の実施例である5V電源におけるリフアレン
ス電圧発生回路を示し、第４図は、第３図におけ
るリフアレンス出力のVT依存性が消えることを
説明する図である。 T1〜T17：MOSトランジスタ。
ているリフアレンス電圧発生回路を示し第２図ａ
及びｂは、本発明の基本ブロツクを示し、第２図
ｃは本発明の基本回路構成を示す。第３図は、本
発明の実施例である5V電源におけるリフアレン
ス電圧発生回路を示し、第４図は、第３図におけ
るリフアレンス出力のVT依存性が消えることを
説明する図である。 T1〜T17：MOSトランジスタ。
Claims (1)
- １ 第１の電源端子と第１の節点との間に接続さ
れた第１の電界効果トランジスタと該第１の節点
と第２の電源端子との間に接続された第２の電界
効果トランジスタとを有し、該第１のトランジス
タのコンダクタンスは該第２のトランジスタのコ
ンダクタンスよりも大きくされた第１の分圧回路
と、該第１の電源端子と第２の節点の間に接続さ
れた第３の電界効果トランジスタと該第２の節点
と該第２の電源端子との間に接続された第４の電
界効果トランジスタとを有し、該第４のトランジ
スタのコンダクタンスは該第３のトランジスタの
コンダクタンスよりも大きくされた第２の分圧回
路と、該第１の節点と該第２の節点との間に接続
され該第３のトランジスタのコンダクタンスより
も小さいコンダクタンスを有する第５の電界効果
トランジスタを有し、該第１ないし第５のトラン
ジスタは該第１の電源端子あるいは該第１および
第２の電源端子の電位の中間電位がゲートに印加
されて導通状態とされ、該第１の節点から出力電
圧を取り出すことを特徴とする半導体回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983079A JPS5672530A (en) | 1979-11-19 | 1979-11-19 | Semiconductor circuit |
| EP80107055A EP0029231B1 (en) | 1979-11-19 | 1980-11-14 | Reference voltage generator circuit |
| DE8080107055T DE3067574D1 (en) | 1979-11-19 | 1980-11-14 | Reference voltage generator circuit |
| US06/208,458 US4375596A (en) | 1979-11-19 | 1980-11-19 | Reference voltage generator circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14983079A JPS5672530A (en) | 1979-11-19 | 1979-11-19 | Semiconductor circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5672530A JPS5672530A (en) | 1981-06-16 |
| JPH026249B2 true JPH026249B2 (ja) | 1990-02-08 |
Family
ID=15483596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14983079A Granted JPS5672530A (en) | 1979-11-19 | 1979-11-19 | Semiconductor circuit |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4375596A (ja) |
| EP (1) | EP0029231B1 (ja) |
| JP (1) | JPS5672530A (ja) |
| DE (1) | DE3067574D1 (ja) |
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| JPS5868127A (ja) * | 1981-09-28 | 1983-04-22 | シ−メンス・アクチエンゲゼルシヤフト | 回路装置 |
| JPS5890177A (ja) * | 1981-11-25 | 1983-05-28 | Toshiba Corp | 基準電圧回路 |
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| JPS59205823A (ja) * | 1983-05-09 | 1984-11-21 | Nec Corp | 半導体回路 |
| US4609833A (en) * | 1983-08-12 | 1986-09-02 | Thomson Components-Mostek Corporation | Simple NMOS voltage reference circuit |
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| US4628250A (en) * | 1984-11-20 | 1986-12-09 | Thomson Components-Mostok Corporation | Power conserving CMOS reference voltage source |
| JPS61210409A (ja) * | 1985-03-14 | 1986-09-18 | Toshiba Corp | 定電圧回路 |
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| US4843265A (en) * | 1986-02-10 | 1989-06-27 | Dallas Semiconductor Corporation | Temperature compensated monolithic delay circuit |
| US4792705A (en) * | 1986-03-14 | 1988-12-20 | Western Digital Corporation | Fast switching charge pump |
| US4769784A (en) * | 1986-08-19 | 1988-09-06 | Advanced Micro Devices, Inc. | Capacitor-plate bias generator for CMOS DRAM memories |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| US4847550A (en) * | 1987-01-16 | 1989-07-11 | Hitachi, Ltd. | Semiconductor circuit |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| NL8800851A (nl) * | 1988-04-05 | 1989-11-01 | Philips Nv | Halfgeleidergeheugeninrichting. |
| KR910003604B1 (ko) * | 1988-04-30 | 1991-06-07 | 삼성전자 주식회사 | 차아지업 및 디스차아지 회로를 이용한 기준전압 발생회로 |
| US4875023A (en) * | 1988-05-10 | 1989-10-17 | Grumman Aerospace Corporation | Variable attenuator having voltage variable FET resistor with chosen resistance-voltage relationship |
| US4864162A (en) * | 1988-05-10 | 1989-09-05 | Grumman Aerospace Corporation | Voltage variable FET resistor with chosen resistance-voltage relationship |
| US5029283A (en) * | 1990-03-28 | 1991-07-02 | Ncr Corporation | Low current driver for gate array |
| US5045772A (en) * | 1990-10-01 | 1991-09-03 | Altera Corporation | Reference voltage generator |
| US5300877A (en) * | 1992-06-26 | 1994-04-05 | Harris Corporation | Precision voltage reference circuit |
| US5257906A (en) * | 1992-06-30 | 1993-11-02 | Westinghouse Electric Corp. | Exhaust system for a turbomachine |
| US5554953A (en) * | 1992-10-07 | 1996-09-10 | Matsushita Electric Industrial Co., Ltd. | Internal reduced-voltage generator for semiconductor integrated circuit |
| US5397934A (en) * | 1993-04-05 | 1995-03-14 | National Semiconductor Corporation | Apparatus and method for adjusting the threshold voltage of MOS transistors |
| US5583442A (en) * | 1994-02-03 | 1996-12-10 | Harris Corporation | Differential voltage monitor using a bridge circuit with resistors on and off of an integrated circuit |
| JP3575453B2 (ja) * | 2001-09-14 | 2004-10-13 | ソニー株式会社 | 基準電圧発生回路 |
| US6933771B2 (en) * | 2003-07-15 | 2005-08-23 | Stanley D. Stearns | Optically generated isolated feedback stabilized bias |
| KR100675016B1 (ko) * | 2006-02-25 | 2007-01-29 | 삼성전자주식회사 | 온도 의존성이 낮은 기준전압 발생회로 |
| JP6679402B2 (ja) * | 2016-04-28 | 2020-04-15 | ラピスセミコンダクタ株式会社 | 昇圧回路 |
| JP7240075B2 (ja) * | 2019-07-08 | 2023-03-15 | エイブリック株式会社 | 定電圧回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3823332A (en) * | 1970-01-30 | 1974-07-09 | Rca Corp | Mos fet reference voltage supply |
| DE2232274C2 (de) * | 1972-06-30 | 1982-05-06 | Ibm Deutschland Gmbh, 7000 Stuttgart | Statischer Halbleiterspeicher mit Feldeffekttransistoren |
| US3795827A (en) * | 1972-08-31 | 1974-03-05 | Nortec Electronics Corp | Controlled squarewave voltage generating electronic circuit |
| US3806742A (en) * | 1972-11-01 | 1974-04-23 | Motorola Inc | Mos voltage reference circuit |
| JPS5849885B2 (ja) * | 1976-03-16 | 1983-11-07 | 日本電気株式会社 | 定電圧回路 |
| JPS5422557A (en) * | 1977-07-22 | 1979-02-20 | Hitachi Ltd | Constant current circuit |
| JPS5552611A (en) * | 1978-10-11 | 1980-04-17 | Nec Corp | Constant-current circuit |
-
1979
- 1979-11-19 JP JP14983079A patent/JPS5672530A/ja active Granted
-
1980
- 1980-11-14 EP EP80107055A patent/EP0029231B1/en not_active Expired
- 1980-11-14 DE DE8080107055T patent/DE3067574D1/de not_active Expired
- 1980-11-19 US US06/208,458 patent/US4375596A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| DE3067574D1 (en) | 1984-05-24 |
| JPS5672530A (en) | 1981-06-16 |
| US4375596A (en) | 1983-03-01 |
| EP0029231B1 (en) | 1984-04-18 |
| EP0029231A1 (en) | 1981-05-27 |
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