JPH0263290A - 画像通信端末装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、自然静止画像等をカラーテレビジョンモニ
タに表示、または、データ処理を行う為に、３つの原色
信号を蓄積する画像メモリを備えた画像通信端末装置に
係わり、特に、輝度信号と色差信号がブロック符号化に
よってデータ圧縮された画像データをデコードした後、
３つの原色信号に変換して画像メモリに書き込む「画像
表示処理モード」と、逆に、画像メモリに蓄積されてい
る３つの原色信号を輝度信号と色差信号に変換した後、
ブロック符号化によりデータ圧縮して伝送する「データ
圧縮符号化処理モード」を選択的に実行可能な画像デー
タ表示装置に関する。

（従来の技術） ビデオテックスシステムといった電話回線を使って画像
データを伝送する画像通信システムにおいては、近年、
電話網のディジタル化が進み、画像データの符号化等に
より、従来のアナログ電話網に比べ、短時間に大量のデ
ータを伝送することができるようになった。

第９図にこのように符号化された画像データを受信し、
画像表示する従来の画像通信端末装置の構成を示す。

第９図において、１１は画像データベースへのデータ要
求やセンターからの画像データ受信を行うモデム等で構
成されるデータ入出力部である。

１２はマイクロプロセッサ部である。このマイクロプロ
セッサ部１２は、画像通信端末装置と回線との接続及び
切断手順の処理、受信画像データのデコード処理、この
デコード出力を後述する画像メモリへ転送する処理等を
行うマイクロプロセッサ１３、このマイクロプロセッサ
１３のプログラムを格納するプログラムＲＯＭ１４、マ
イクロプロセッサ１３のデータ処理に使われる作業ＲＡ
Ｍ１５、それにチップセレクト信号等を発生するアドレ
スデコーダ１６などで構成される。

１７はＣＲＴに表示する為の画像データを蓄積する画像
メモリ部である。１８は表示用のアドレスデータや各種
タイミング信号等を発生する表示タイミング発生部であ
る。１９はマイクロプロセッサ１３からアドレスバスを
介して与えられる画像メモリ部１７の書込みアドレスを
示すデータと表示タイミング発生部１８から与えられる
表示用アドレスを示すデータとを選択的に画像メモリ部
１７に与える選択回路である。この選択回路１９の制御
信号は、表示タイミング発生部１８から与えられる。

上記構成に於いて、動作を説明する。

（１）まず、データ入出力部１１で受信された画像デー
タは、マイクロプロセッサ１３によって読み取られた後
、作業ＲＡＭ１５の領域を使用してデコード処理され、
この作業用ＲＡＭ１５上に展開される。

（２）次に、この作業ＲＡＭ１５上に展開された画像デ
ータは、マイクロプロセッサ１３によって、ＣＲＴ上の
表示位置に対応する画像メモリ部１７のアドレスに書き
込まれる。

以上の処理（１）、（２）を繰返すことにより、ＣＲＴ
上に受信画像が表示されることになる。

ところで、近年、上述したようなデジタル電話網を持つ
画像通信システムにおいては、例えば、２次元の自然静
止画像をある大きさのブロック（例えば、縦、横８画素
の正方形ブロック）単位に圧縮処理するブロック符号化
方式等といった圧縮率の高い圧縮技術が開発されている
。これにより、このような画像通信システムにおいては
、１画面中の自然静止画像のデータを１０秒以下で伝送
可能となって来ている。

しかし、このブロック符号化によるデータ圧縮技術は、
あくまでも、情報センターからの画像データの伝送速度
の向上を図ることができるだけであり、マイクロプロセ
ッサ１３が受信画像データを処理して画像メモリ部１７
に書き込むまでの時間を回答短縮することができるもの
ではない。しかも、二のブロック符号化によるデータ圧
縮処理においては、一般に、圧縮率を高めるために、画
像データを原色信号ではなく、輝度信号と色差信号の形
態で°送るようになっている。このため、マイクロプロ
セッサ１３は、データ圧縮された画像データのデコード
処理等に加えて、さらに、輝度信号と色差信号とから成
る画像データを原色信号から成る画像データに変換する
データ変換処理も行なう必要がある。これにより、従来
の画像通信端末装置においては、ブロック符号化された
画像データを受信する場合、益々表示速度が低下してし
まう。

また、近年、上述したような画像通信システムにおいて
は、この画像通信端末装置から情報センターに画像デー
タを伝送することも考えられている。この場合は、受信
時と全く逆の処理をマイクロプロセッサ１３が行なわな
ければならないため、情報センターとの画像データのや
りとりがブロック符号化された画像データを使ってなさ
れる場合は、画像メモリ部１７から画像データを読み出
し、これを伝送するまでの時間が非常に長くなってしま
う。

（発明が解決しようとする課題） 以上述べたように、従来の画像通信端末装置においては
、情報センターから送られてきた画像データを画像メモ
リに書き込むための処理や、画像メモリに蓄積された画
像データを読み出してセンターに送るための処理を、全
てマイクロプロセッサのソフトウェアによって行なって
いるため、ブロック符号化された画像データを扱う場合
は、単位時間当りのデータ量が多い分だけ、マイクロプ
ロセッサの負担が多くなる。したがって、画像データを
受信してから画像表示を開始するまで、あるいは画像デ
ータを読み出してからデータ伝送を開始するまでの待ち
時間が長いという問題があった。

そこで、この発明は、ブロック符号化された画像データ
を受信してから画像メモリに蓄積して表示可能状態にす
るまでの画像表示処理時間や、画像メモリに蓄積された
画像データを伝送可能状態にするまでのデータ圧縮符号
化処理時間を、短縮することができる画像データ表示装
置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 上記目的を達成するためにこの発明は、ブロック符号化
の符号化単位分の行に対応する容量をもつメモリ領域を
２つ有する作業メモリと、「画像表示処理モー１１時、
上記作業メモリの２つのメモリ領域を交互に選択し、こ
の選択メモリ領域を使って、上記ブロック符号化された
画像データをデコードし、このデコード出力をこの選択
メモリ領域に展開する手段と、このデコード手段によっ
て選択されているメモリ領域とは異なるメモリ領域を交
互に選択し、この選択メモリ領域からデコードされた画
像データを読み出す手段と、この読出し出力を原色信号
から成る画像データに変換した後、画像メモリに書き込
む手段と、上記デコード手段と上記データ読出し手段に
よる上記作業メモリのアクセスを切り換える手段と、「
データ圧縮符号化処理モード」時、上記画像メモリから
上記原色信号から成る画像データを読み出し、これを輝
度信号と色差信号とから成る画像データに変換する手段
と、上記作業メモリの上記２つのメモリ領域を交互に選
択し、この選択メモリ領域に上記変換出力を書き込む手
段と、この書込み手段によって選択されているメモリ領
域とは異なるメモリ領域を交互に選択し、このメモリ領
域上に書き込まれた画像データをブロック符号化により
データ圧縮し、この圧縮出力をこの選択メモリ領域に展
開する手段、上記符号化手段と上記データ書込み手段に
よる上記作業メモリのアクセスを交互に切り換える手段
とを設けるようにしたものである。

（作用） 上記構成によれば、「画像表示処理モード」は、作業メ
モリの２つのメモリ領域の一方で、受信画像データのデ
コード処理がなされている間に、他方のメモリ領域に格
納されている既にデコード処理の済んだ画像データがデ
ータ変換されて画像メモリに書き込まれるので、デコー
ド処理とその他のデータ変換処理等とを同時進行させる
ことができ、画像表示処理時間を大幅に短縮することが
できる。

同様に、「データ圧縮符号化処理モード」時は、画像メ
モリから画像データを読み出し、これをデータ変換して
作業メモリの一方のメモリ領域に書き込んでいる間に、
他方のメモリ領域に既に書き込まれている画像データを
ブロック符号化によりデータ圧縮することができるので
、ブロック符号化処理とその他のデータ変換処理等を同
時進行させることができ、データ圧縮符号化処理時間を
大幅に短縮することができる。

（実施例） 以下、図面を参照しながらこの発明の一実施例を詳細に
説明する。

第１図は、この発明の一実施例の構成を示す回路図であ
る。

ここで、まず、第１図の概略的な構成について説明する
。

第１図において、２１は表示すべきブロック符号化され
た画像データを受信したり、ブロック符号化された画像
データを送信するデータ入出力部である。２２はマイク
ロプロセッサ部であり、データ入出力、画像表示処理、
ブロック符号化処理等を行うマイクロプロセッサ２３、
このマイクロプロセッサ２３のプログラムを格納するプ
ログラムＲＯＭ２４、作業ＲＡＭ２５、それにチップセ
レクト信号等を発生するアドレスデコーダ２６などで構
成されている。

２７は、輝度データＹと色差データＵ、Ｖで構成される
画像データを３つの原色データＲ，Ｇ。

Ｂに変換、または、逆に、３つの原色データＲ２Ｇ、Ｂ
で構成される画像データを輝度データＹと色差データＵ
、Ｖに変換する為のデータ変換回路である。２８はＣＲ
Ｔに表示するために３つの原色データＲ，Ｇ、Ｂで構成
される画像データを蓄積する画像メモリ部である。

２９は、作業ＲＡＭ２５と画像メモリ部２８との間で画
像データの転送を制御するととともに、転送データをデ
ータ変換回路２７によりデータ変換を行うようにする制
御も行う転送制御部である。

３０は画像メモリ部２８へ供給する表示アドレスデータ
や表示用の各種タイミング信号を発生する表示タイミン
グ発生部である。３１は、マイクロプロセッサ２３から
出力される作業ＲＡＭ２５をリード・ライトするための
アドレスデータと転送制御部２９から出力される転送ア
ドレスデータとを選択的に作業ＲＡＭ２５に供給する選
択回路である。３２は転送制御部２９から出力される転
送アドレスデータと表示タイミング発生部３ｏがら出力
される表示用アドレスデータとを選択的に画像メモリ部
２８に供給する選択回路である。３３゜３４．３５．３
６は３ステート・バス・バッファ回路である。これらの
活性、非活性の状態は、転送制御部２９からのモード切
換え信号により制御される。その作用としては、作業Ｒ
ＡＭ２５のシリアル入出力ボートと画像メモリ部２８と
の間のデータ転送の経路を、「画像表示処理モード」と
「データ圧縮符号化処理モード」で変更するところにあ
る。

具体的には、「画像表示処理モード」　（モード切換え
信号−“０°）時には、３ステート・バス・バッファ３
５．３６が活性、３ステート・バス・バッファ３３．３
４が非活性となり、作業ＲＡＭ２５からデータ変換回路
２７を経由して画像メモリ部２８へ向かう信号経路が形
成される。

一方、「データ圧縮符号化処理モード」　（モード切換
え信号−“１”）時には、３ステート・バス・バッファ
３３．３４が活性化し、３ステート・バス・バッファ３
５．３６が非活性となるので、画像メモリ部２８からデ
ータ変換回路２７を経由して作業ＲＡＭ２５へ向かう信
号経路が形成される。

３８は、テレビジョンカメラ３９等からの画像信号（３
原色信号）をアナログ／デジタルコンバータ４０により
ディジタル信号化して画像メモリ部２８に書き込む為の
画像入力部である。この画像メモリ部３８に書き込まれ
た３原色データＲ１Ｇ、Ｂをブロック符号化によりデー
タ圧縮して情報センターに送ることにより、入力画像の
ファイルデータ化を実現することができる。

上記作業ＲＡＭ２５は、デュアルポートメモリであり、
通常のＲＡＭ機能の他にシリアル入出力ボートを持ち、
ＲＡＭ　（以下、メモリセルアレイと記す）の任意の一
行とシリアルアクセスメモリ（以下、ＳＡＭと記す）と
の間で一回のアクセスでデータ転送を行うことができる
。メモリセルアレイからＳＡＭへの転送アクセスが「リ
ード転送」で、ＳＡＭからメモリセルアレイへの転送ア
クセスが「ライト転送」と言う。デュアルポートメモリ
のシリアル入出力ボートは、リード転送後は出力状態、
ライト転送時は人力状態となる。

「リード転送」時には、同時に指定した行アドレスのメ
モリセルアレイデータがＳＡＭに転送される。また、列
アドレスデータは、ＳＡＭデータリードのために転送制
御部２９から供給されるシリアルクロック５ＣＫＩで最
初に読み出されるＳＡＭのアドレスを示す。

一方、「ライト転送」時には、行アドレスデータがメモ
リセルアレイの転送先の行アドレスを示し、列アドレス
データは、ＳＡＭへデータを書き込むために供給される
シリアルクロックで最初に書き込むＳＡＭアドレスを示
す。なお、メモリセルアレイの列アドレスとＳＡＭのア
ドレスとは一致している。

「画像表示処理モード」時には、マイクロプロセッサ２
３は、データ出力部２１から受は取ったブロック単位（
例えば横８×縦８画素のブロック）にデータ圧縮符号化
されている輝度データＹと色差データＵ、Ｖをデコード
し、作業ＲＡＭ２５のメモリセルアレイ上に展開して書
き込む。

メモリセルアレイ上に展開された輝度データＹおよび色
差データＵ、Ｖは、詳細は後述するが、所定のタイミン
グでリード転送された後、シリアルクロック５ＣＫＩに
従って順次データ変換回路２７に供給される。データ変
換回路２７は、この時、輝度データＹおよび色差データ
Ｕ、Ｖから成る画像データを原色データＲ，Ｇ、Ｂから
成る画像データに変換できる状態になっている。このブ
タ変換回路２７で原色データＲ，Ｇ、Ｂに変換された画
像データは画像メモリ部２８に転送される。

「データ圧縮符号化処理モード」の時は、マイクロプロ
セッサ２３は、データ圧縮符号化を行う対象ブロックの
左上端画素の座標と幅を示すデータを転送制御部２９に
設定する。これにより、画像メモリ部２８に蓄積されて
いる３つの原色データＲ，Ｇ、Ｂが画素毎に順次読み出
され、データ変換回路２７に供給される。一方、作業Ｒ
ＡＭ２５のシリアル入力出ポートは、入力モードに切り
換えられる。この「データ圧縮符号化処理モード」時に
は、データ変換回路２７の変換モードは、原色データＲ
，Ｇ、Ｂを輝度データＹおよび色差データＵ、Ｖに変換
できるモードに変えられている。データ変換回路２７か
ら出力される輝度データＹおよび色差データＵ、Ｖから
なる画像データは、シリアルクロック５ＣＫＩに従って
作業ＲＡＭ２５のＳＡＭに書き込まれる。ＳＡＭのアド
レスの最後まで書き込まれると、ライト転送が行われ、
ＳＡＭに書かれた輝度データＹおよび色差データＵ、Ｖ
から成る画像データは、［画像表示処理モード」時にマ
イクロプロセッサ２３が作業ＲＡＭ２５に輝度デー２７
１色差データＵ、　　Ｖを展開するのと同様の形式で、
メモリセルアレイに転送される。指定ブロック分の上記
動作が完了したら、マイクロプロセッサ２３は、ブロッ
ク符号化を開始するとともに、次に処理すべきブロック
の画像データを、画像メモリ部２８から作業ＲＡＭ２５
へ転送させる指示を行なう。

以上の２つの処理モードの実行時に、作業ＲＡＭ２５や
画像メモリ２８に供給する必要がある転送アドレスデー
タや転送制御信号等、また、データ変換回路２７に供給
する必要がある制御信号は、全て転送制御部２９から出
力される。

上記作業ＲＡＭ２５は、マイクロプロセッサ２３から見
れば、１つのメモリマツプ上に位置するが、物理的には
、２つのメモリ領域をもっており、マイクロプロセッサ
２３がアクセスできるメモリ領域と転送動作に使われる
メモリ領域は、異なるように制御されている。これによ
り、画像メモリ部２８との画像データのやりとりとマイ
クロプロセッサアクセスとを同時に進行させることがで
き、処理速度を向上させることができる。すなわち、［
画像表示処理モード３時は、画像メモリ部２８にデコー
ド処理の済んだ画像データを転送している間に、次の画
像データのデコード処理を行なうことができる。「デー
タ圧縮符号化処理モード」時は、画像メモリ部２８から
画像データを受は取っている間に、以前に受は取った画
像データをデータ圧縮符号化することができる。

以上第１図の概略構成を説明してきたが、次にその詳細
な構成を説明する。

第１図において、マイクロプロセッサ２３のデータバス
は、データ入出力部２１のデータ端子、プログラムＲＯ
Ｍ２４のデータ端子、作業ＲＡＭ２５のデータ端子、転
送制御部２９のアドレス端子に接続されている。また、
アドレスバスはアドレスデコーダ２６に接続されており
、マイクロプロセッサ２３がそのデータバスに接続され
ている回路に対して何らかの処理を行うときに、その回
路のチップセレクト信号を出力する。

画像データ（輝度デー２７５色差データＵ。

■）を処理するための作業ＲＡＭ２５は、例えば２５６
（行）ｘ２５６　（列）Ｘ４ビツト／１ワード構成のメ
モリセルアレイと２５６ワードのＳＡＭをもつデュアル
ポートメモリ２個で構成されている。作業ＲＡＭ２５の
アドレス端子には、選択回路３１の出力が供給される。

選択回路３１は、通常、マイクロプロセッサ２３から出
力されるアドレスデータを選択しているが、データ転送
動作時にリード転送、ライト転送が必要になると、転送
制御部２９からの転送アドレスデータを選択する。

画像メモリ部２８は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）　
の３つの原色信号用のメモリブロックより構成されてい
る。実施例では、表示画素数を横２５６、縦２５６とし
、また、表示階調を各原色とも２５６階調（８ビツト）
とする。この場合、各原色信号Ｒ，Ｇ、Ｂ用のメモリブ
ロックに必要なメモリ容量は、２５６Ｘ２５６Ｘ８ビツ
トとなる。したがって、前述の２５６にビットのデュア
ルポートメモリを使用すると、これが２個必要となり、
全体では６個必要となる。

画像メモリ部２８の各メモリのアドレス端子には、選択
回路３２の選択出力が供給される。表示用タイミング発
生部３０から出力される表示用のアドレスデータは、画
像メモリ部２８に蓄積された画像データをＣＲＴデイス
プレィの電子線走査に同期させて順次読み出す為のアド
レスデータで、この実施例では、水平ドライブ信号をカ
ウントするラインカウンタ（図示せず）のカウント出力
が使われている。このアドレスデータは、各水平走査期
間の画像表示期間の開始直前に一度だけリード転送アド
レスデータとして画像メモリ部２８に供給される。そし
て、その表示用アドレスデータによってＳＡＭに転送さ
れるＲＡＭの行データが、表示タイミング発生部３０か
ら画像表示期間に供給されるシリアルクロック５ＣＫ２
によって順次読み出される。

以上第１図に示す装置の全体的な構成を詳細に説明した
が、次に、作業ＲＡＭ２５と画像メモリ部２８との間の
データ転送について詳細に説明する。なお、以下の説明
では、画像データのブロック符号化は縦８画素、横８画
素のブロック単位で行われるものとして説明を進める。

また、ＣＲＴ上の表示位置と画像メモリ部２８のアドレ
スの対応関係は、表示領域の左上端で（０行、０列）と
なり、右下端で（２５５行、２５５列）となる関係とす
る。

第２図に示すように、（ｌｏ行、ｍ□列）を始点とし、
幅Ｗ１高さＨ（Ｗ、Ｈは８の整数倍）の表示領域に対す
る入力した画像データの画像表示処理、あるいは、その
領域の画像メモリ蓄積データのデータ圧縮符号化処理を
行う場合を例として説明する。

まず、画像表示処理を行う場合について説明する。この
場合、マイクロプロセッサ２３は、最初に転送制御Ｍ２
９のモードボートに“０１を設定する。マイクロプロセ
ッサ２３は、最初のブロック分の画像データを全て受は
取ると、デコード処理（輝度信号（Ｙ）、色差信号（Ｕ
−Ｂ−Ｙ）、（Ｖ−Ｒ−Ｙ）の再生）を行い、作業ＲＡ
Ｍ２５の所定アドレスに展開して書き込む。具体的には
（ｌｏ行、ｍ０行）の表示位置に対応する輝度信号Ｙは
、作業用ＲＡＭ２５の（４ｍｏ＋Ｏ）番地に、色差信号
Ｕは（４ｍｏ＋１）番地に、色差信号Ｖは（４ｍｏ＋２
）番地に書き込む。すなわち、１画素の輝度・色差信号
Ｙ、Ｕ、Ｖを作業ＲＡＭ２５の３つの連続する番地に書
き込む。（４ｍ。

＋３）はダミーとして特に使用しない。

同様の処理をマイクロプロセッサ２３は、次々と水平方
向に連続するブロックについて行い、幅Ｗ分、高さ８ラ
イン分（すなわち、Ｗ／８ブロック分）の画素の輝度・
色差信号Ｙ、Ｕ、Ｖを作業ＲＡＭ２５に書き込む。

以上の処理を完了させるとマイクロプロセッサ２３は、
前述の転送制御部２９内にあるデータ転送の幅を指定す
るボートに幅Ｗを示すデータを設定し、次に、データ転
送の始点を指定するポートに始点（ｌｏｓｍｏ）を示す
データを設定する。

この時、同時に転送制御部２９はデータ転送モードにな
る。実際のデータ転送動作は、水平表示期間に同期して
開始される。これにより、画像メモリ部２８に対する表
示用アドレスデータの供給タイミングと転送用アドレス
データの供給タイミングとがオーバーラツプするのを防
いでいる。

転送動作が開始されると、転送制御部２９から作業用Ｒ
ＡＭ２５へ「リード転送」アクセスの指示が与えられる
とともに、転送先のアドレスを示すデータやシリアルク
ロック５ＣＫＩが供給される。これにより、シリアル入
出力ポートからは作業ＲＡＭ２５に書き込まれている輝
度・色差データＹ、Ｕ、Ｖがこの順に読み出され、デー
タ変換回路２７へ供給される。

データ変換回路２７は、作業ＲＡＭ２５からの輝度・色
差データＹ、Ｕ、Ｖをラッチする。そしてこれらのラッ
チデータからＲＯＭで構成した演算テーブルと加算器に
より順次原色データＲ，Ｇ。

Ｂを算出し、画像メモリ部２８のランダムアクセスポー
トに供給する。

この動作に同期して、転送制御２９からは、画像メモリ
部２８へ転送先アドレスを示すデータやライト許可信号
が与えられ、所定のアドレスに原色データＲ，Ｇ、Ｂが
書き込まれることになる。

次に、データ圧縮符号化処理の場合について説明する。

この処理を開始する時は、マイクロプロセッサ２３は、
まず、転送制御部２９のモードポートに“１“を設定す
る。これにより、転送制御部２９は作業ＲＡＭ２５にそ
のシリアル入出力ポートの状態を入力状態となるように
指示する。次に、転送制御部２９内にあるデータ転送の
幅を指定するポートに幅Ｗを示すデータを設定し、次に
、データ転送の始点を指定するポートに始点（１０％ｍ
ｏ）を示すデータを設定する。これにより、画像表示処
理モードと同様のタイミングでデータ転送動作が開始さ
れる。

転送動作が開始されると、画像メモリ部２８からは、ラ
ンダムアクセスリードにより原色信号Ｒ１Ｇ、Ｂが順に
読み出され、データ変換回路２７へ供給される。

データ変換回路２７は、画像メモリ部２８からの原色信
号Ｒ，Ｇ、Ｂをラッチする。そして、これらのラッチデ
ータからＲＯＭで構成した演算テーブルと加算器により
順次輝度信号Ｙ１色差信号Ｕ、Ｖを算出し、作業ＲＡＭ
２５のシリアル入出力ポートに供給する。転送制御部２
９からは、この変換動作に同期してシリアルクロック５
ＣＫＩが供給され、作業ＲＡＭ２５のＳＡＭに輝度・色
差データＹ、Ｕ、Ｖが書き込まれる。さらに、ＳＡＭに
書込まれたデータをメモリセルアレイへ転送する為の「
ライト転送」アクセス指示が出され、作業ＲＡＭの所定
の番地に輝度・色差データＹ、Ｕ、Ｖが書き込まれる。

マイクロプロセッサ２３はこの作業ＲＡＭ２５へのデー
タ転送が完了したら、この転送データを圧縮符号化する
ためにランダムアクセスによりリード、ライトすること
になる。この圧縮符号化処理の間に次のブロックのデー
タ転送を指示しておくことにより、マイクロプロセッサ
２３は、現ブロックのデータ圧縮符号化終了後、ただち
に次のブロックのデータ圧縮符号化処理にとりかかるこ
とができ、全体の処理時間を短縮することができる。

以上の転送処理を制御する転送制御部２９の構成につい
て、第３図の回路図を参照しながら説明する。

マイクロプロセッサ２３のデータバスは、転送モードを
示すデータを保持するラッチ回路２９０、データ転送の
幅Ｗを示すデータを保持するラッチ回路２９１、データ
転送の始点（ｌｏｓｍｏ）の列アドレスを示すデータを
保持するラッチ回路２９２、行アドレスを示すデータが
セットされるプリセッタブルカウンタ２９３のプリセッ
ト端子に接続されている。

マイクロプロセッサ２３からデータバスに出力された転
送モードを示すデータは、マイクロプロセッサ２３から
のライト信号およびマイクロプロセッサ２３がラッチ回
路２９０を指定した時にアドレスデコーダ２６から出力
されるチップセレクト信号とから作られるラッチパルス
ＬＰ３によってラッチ回路２９０にラッチされる。転送
の幅ｗ１始点の列アドレスを示すデータ及び行アドレス
を示すデータもそれぞれ同じように作られたパルスＬＰ
Ｉ、ＬＰ２に従ってラッチ回路２９１゜２９２及びプリ
セッタブルカウンタ２９３に保持される。ラッチパルス
ＬＰ２は、また、フリップフロップ回路２９４のクロッ
ク端子及び負人力ノア回路３０２の一方の入力端子にも
供給される。

これにより、データ入力端子が“１”に固定されている
フリップフロップ回路２９４のＱ出力端子は“１°に設
定される。また、プリセッタブルカウンタ２９６には、
始点（ｉｏ、ｍｏ）の列アドレスを示すデータが設定さ
れることになる。

フリッフブフロップ回路２９４のＱ出力は、第２のフリ
ップフロップ回路２９５のデータ入力端子に供給されて
いる。このフリップフロップ回路２９５のクロック端子
には、表示タイミング発生部３０からの水平ドライブパ
ルスＨＤＰが供給されている。これにより、フリップフ
ロップ回路２９５のＱ出力ＴＴが水平ドライブパルスＨ
ＤＰに同期して“１“になり、データ転送動作が開始さ
れる。

データ転送動作では、画像メモリ部２８のシフトクロッ
ク５ＣＫ２を使用している。そして、その３２クロック
分を１画素分の画１ザータ転送に当てている。すなわち
、この３２クロック発生期間に、［画像表示処理モード
」では、作業ＲＡＭ２５から１画素分の輝度・色差デー
タＹ、Ｕ、Ｖが読み出され、データ変換回路２７により
原色データＲ，Ｇ、Ｂに変換された後、画像メモリ部２
８に書き込まれる。また、「データ圧縮符号化処理モー
ド」では、画像メモリ部２８から１画素分の原色データ
Ｒ，Ｇ、Ｂが読み出され、データ変換回路２７により輝
度・色差データＹ、Ｕ、Ｖに変換された後、作業用ＲＡ
Ｍ２５に書き込まれる。

なお、シフトクロック５ＣＫ２は、１水平走査期間に２
５６クロツク発生されるので、１水平走査期間に８画素
分のデータ転送が行われることになる。

信号ＴＴは、５段カウンタ２９９．４段カウンタ３０３
のリセット端子Ｒに供給される。これにより、カウンタ
２９９とカウンタ３０３は、リセットが解除される。カ
ウンタ２９９は、前述の３２クロック単位中の転送制御
用信号を発生するもので、その出力はパルス発生回路３
００に供給される。パルス発生回路３００には、その他
に前述の転送モードラッチ用のラッチ回路２９０の出力
及びシフトクロック５ＣＫ２も供給される。

第４図、第５図にこのパルス発生回路３００から出力さ
れるパルスを示す。第４図は「画像表示処理モード」時
のパルスを示し、第５図は「データ圧縮符号化処理モー
ド」時のパルスを示す。このモード切替えは、ラッチ回
路２９０にラッチされたモード切換え信号に従ってなさ
れる。

パルスＴ１は、３２個分のシフトクロック５ＣＫ２の最
初の４クロック間に発生し、アンドゲート３０１の一方
の入力端子に供給される。パルスＴ２は、次の４クロッ
ク間に発生し、ナントゲート３１２の一方の入力端子に
供給される。

パルスＴ８は、上記３２個分のシフトクロック５ＣＫ２
の最後の４クロック間に発生し、カウンタ２９８のクロ
ック端子と、プリセッタブルカウンタ２９６のクロック
端子及びナントゲート３１４．３１５の一方の入力端子
に供給されている。これにより、カウンタ２９８及びプ
リセッタブルカウンタ２９°６は、１画素分の転送終了
毎にカウントアツプされる。なお、プリセッタブルカウ
ンタ２９６は、始点（ｌｏ、ｍｏ）の列アドレスを示す
８ビツトのデータの下位６ビツトのデータがプリセット
され、これを初期値として列アドレスデータを出力する
カウンタである。始点（ｌｏ、ｍｏ）の列アドレスを示
す８ビツトのデータの上位２ビツトのデータは、プリセ
ッタブルカウンタ３０７にプリセットされる。

プリセッタブルカウンタ２９６．３０７の出力は、画像
メモリ部２８に画像データを転送する際の列アドレスデ
ータとして用いられるとともに、作業ＲＡＭ２５に画像
データを転送する際の転送アドレスデータとしても用い
られる。但し、作業ＲＡＭ２５に対しては、プリセッタ
ブルカウンタ２９６の出力が列アドレスデータとして用
いられ、プリセッタブルカウンタ２９３の出力は行アド
レスデータの下位２ビツトのデータとして用いられる。

前記カウンタ２９８のリセット端子Ｒには、負入力ノア
回路３１３の出力が供給されており、また負入力ノア回
路３１３の一方の入力には、ラッチパルスＬＰ２が供給
されているので、データ転送動作開始直前に、カウンタ
２９８はリセットされ、そのカウント値は０となる。そ
して、このカウンタ２９８は前述のように１画素転送終
了毎にカウントアツプされることになる。カウンタ２９
８のカウント出力は、一致検出回路２９７の一方の入力
端子に供給されている。一致検出回路２９７の他方の入
力端子には、前記ラッチ回路２９１・にラッチされてい
る幅Ｗを示すデータが供給されている。これにより、一
致検出回路２９７は、指定幅Ｗの画素分のデータ転送が
完了した時に一致検出出力を発生する。

一致検出回路２９７の出力は、アンド回路３０１、ナン
ド回路３１２．３１５の一方の入力端子及び３人力オア
回路３０５の１つの入力端子に供給されている。さらに
、アンド回路３０１の出力は、プリセッタブルカウンタ
２９３のクロック端子に供給されるとともに、インバー
タ３０１と負人力ノア回路３０２を通してプリセッタブ
ルカウンタ２９６，３０７のロード端子に接続されてい
る。これにより、プリセッタブルカウンタ２９３は、一
致検出回路２９７から一致検出出力が得られた時、つま
り、１ライン分のデータ転送が完了し、次の画素のデー
タ転送に移るタイミング（パルスＴ１が発生する時）を
カウントアツプする。この時、同時にプリセッタブルカ
ウンタ２９６．３０７には、ラッチ回路２９２にラッチ
されている始点（ｌｏ、ｎｏ）の列アドレスを示すデー
タがロードされる。また、ナンド回路３１５の出力はカ
ウンタ３０２のクロック端子に接続されているので、こ
のカウンタ３０２は一致検出出力が得られるとすぐに、
パルスＴ８でカウントアツプする。これらの動作が終了
すると、パルスＴ２が発生するのでナンド回路３１２か
らこのパルスＴ２に対応するパルスが出力される。この
パルスは負人力ノア回路３１３を通してカウンタ２９８
のリセット端子Ｒに供給される。これにより、カウンタ
２９８はリセットされ、そのカウント出力がＯとなるの
で、一致検出出力が出力されなくなる　　プリセッタブ
ルカウンタ２９３のカウント出力は、画像メモリ部２８
に画像データを転送する際の転送行アドレスデータとし
て用いられるので、上記カウントアツプにより次のライ
ンが転送アドレスとして準備されたことになる。

また、この場合、カウンタ３０３もカウントアツプする
。これにより、作業ＲＡＭ２５においても、「リード転
送」、「ライト転送」の転送アドレスとして下のライン
が準備される。

プリセッタブルカウンタ２９６のカウンタ出力が供給さ
れるオール“０゛検出路３０４は、作業ＲＡＭ２５に対
し「リード転送」または「ライト転送」の指示を発生す
るもので、ブリカセツタプルカウンタ２９６のカウント
値が６４の整数倍の時にこの指示を発生する。これは、
作業ＲＡＭ２５における１行分のデータは２５６ワード
であるが、４ワードを１画素分に割り当てているので、
ＳＡＭには６４画素分のデータしか一度に記憶できない
。そこで、６４画素毎にあらためて次の行の「リード転
送」または「ライト転送」を実行する必要があるためで
ある。

この転送指示は、この他にも転送動作開始時と、１ライ
ン分の画素の転送が終了し、次のラインのデータ転送を
開始するときに必要である。そこで、３人力オア回路３
０５により、その３つのタイミングパルス（一致検出出
力、オール“０°検出出力、転送動作の開始を示すパル
スＴ３の３つのパルス）の論理和をとり、その出力でパ
ルス発生回路３００の出力パルスＴＦＰをアンド回路３
０６でゲートすることにより、転送指示タイミングパル
スＴＯを得ている。

以上説明したデータ転送動作は、８ライン分の画素に対
して継続して行われるが、８ライン目の転送が終了し、
カウンタ３０３がカウントアツプして、その４ビツト目
が“０″から１”に変わると、フリップフロップ２９４
，２９５がリセットされ、データ転送動作が完了する。

ここで、フリップフロップ回路３０８は、作業ＲＡＭ２
５に供給するアドレスデータの最上位ビットのデータを
出力するものである。この場合、フリップフロップ回路
３０８のＱ出力は転送アドレスデータとして、Ｑ出力は
マイクロプロセッサ２３のアクセス時のアドレスデータ
として作業ＲＡＭ２５に供給される。また、フリップフ
ロップ回路３０８のＱ出力はそのデータ端子に供給され
る。この場合、フリップフロップ回路３０８はラッチパ
ルスＬＰ２をクロック入力としているので、マイクロプ
ロセッサ２３がデータ転送開始を指示する毎にその出力
が反転する。これにより、データ転送で使用されている
領域の裏の領域がマイクロプロセッサ２３によってアク
セス可能となるため、データ転送とマイクロプロセッサ
２３の画像データ処理による作業ＲＡＭ２５へのリード
、ライト動作を同時に行なえるようになっている。

次に、データ変換回路２７の構成および作用について、
第６図の回路図と第７図および第８図のタイミングチャ
ートを参照しながら説明する。

作業ＲＡＭ２５のシリアル入出力ボートから読み出され
た輝度・色差データＹ、Ｕ、Ｖあるいは画像メモリ部２
８のランダムアクセスポートから読み出された原色デー
タＲ，Ｇ、Ｂはそれぞれ３ステ一ト出力付ラツチ回路２
７１，２７２゜２７３にラッチパルスＬＰＩ、ＬＰ２．
ＬＰ３によりラッチされる。ラッチ回路２７１，２７２
゜２７３の出力はワイヤードオアされた後、演算テーブ
ルＲＯＭ２７４の下位８本のアドレス端子ＡＯ〜Ａ７に
供給される。一方、上位４ビツトのアドレス端子Ａ８〜
Ａｌｌには、前述のパルス発生回路３００から出力され
る信号ＢＯ−８３が供給される。

上記３ステ一ト田カラツチ回路２７１〜２７３の活性、
非活性（ハイインピーダンス状！！りを制御するための
端子Ｇに供給される信号としては、前述のパルス発生回
路３００（第３図参照）から出力される出力制御信号Ｏ
ＥＩ〜ＯＥ３が使われる。

上記演算テーブルＲＯＭ２７４の出力はフルアダー回路
２７５の一方の加算入力端子Ａに供給される。このフル
アダー回路２７５の加算出力のうち下位８ビツトの出力
は、データ変換回路２７の出力となるとともに、クリア
機能付ラッチ回路２７６に供給される。このラッチ回路
２７６の出力は、上記フルアダー回路２７５のもう一方
の加算入力端子Ｂに供給される。

また、ラッチ回路２７６のラッチパルスＬＰ４、クリア
パルスＣＬ４も上記パルス発生回路３００から供給され
る。

以上の構成により、輝度・色差データＹ、Ｕ。

■から原色データＲ，Ｇ、Ｂへの変換、逆に、原色デー
タＲ，Ｇ、Ｂから輝度・色差データＹ、Ｕ。

■への変換が行われるが、２つの変換モードでは、回路
各部へ供給されるパルスの位相、幅等が異なり、その結
果、異なった変換が行われる。以下に灸換モード別に動
作、作用を説明する。

まず、輝度・色差データＹ、Ｕ、Ｖを原色データＲ，Ｇ
、Ｂに変換する場合について、第７図のタイミングチャ
ートを参照しながら説明する。

輝度信号Ｙ、色差信号（Ｂ−Ｙ）、（Ｒ−Ｙ）と原色信
号Ｒ，Ｇ、Ｂとのレベル関係は、周知の表口　く　　、 Ｂ−Ｙ＋　　　（Ｂ−Ｙ）　　　・・・　　（１）Ｒ−
Ｙ＋　　　（Ｒ−Ｙ）　　　・・・　　（２）Ｇ−Ｙ−
０，１９４（Ｂ−Ｙ） −０，５０９（Ｒ−Ｙ）　　　・・・　　（３）である
。輝度信号Ｙのレベルを０〜２５５の８ビツトで表わす
と、色差信号Ｂ−Ｙのレベルは一２２６〜２２Ｂ、色差
信号Ｒ−Ｙのレベルは−１７９〜１７９と正負の値にな
る。これから、色差信号Ｒ−Ｙのレベル、色差信号Ｂ−
Ｙのレベルがともに０〜２５５の間に収まるように正規
化を行なっている。

これが今までの説明で使用していた色差データＵ１Ｖで
ある。色差データＵ、Ｖと色差信号Ｂ−Ｙ。

Ｒ−Ｙとの正規化の式は、 Ｕ−０，５０４（Ｂ−Ｙ）　＋１２８・・・（４）Ｖ−
０，７１３（Ｒ−Ｙ）　＋１２８・・・（５）である。

よって、（１）〜（５）の関係式から、輝度・色差デー
９Ｙ、Ｕ、Ｖから原色デー９Ｒ，Ｇ、Ｂへの変換式とし
て以下の３式（６）〜（８）が得られる。

Ｂ−Ｙ＋　（Ｕ−１２８）　１０．５８４・・・（６）
Ｒ−Ｙ＋　（Ｖ−１２８）　１０．７１３−（７）に−
ｙ＋　　（−０，＋９４　　（Ｕ−＋２８　）　１０．
５ｅ４　）＋　　（−０，５０９（Ｖ−１２８）　１０
．７１３３−（８）データ変換回路２７では、（６）、
（７）。

（８）の式を演算することにより、輝度・色差データＹ
、Ｕ、Ｖから原色データＲ，Ｇ、Ｂ１．：変換している
。（６）、（７）、（８）の式中の右辺にある項と項の
加算は、フルアダー回路２７５で行ない、各項内の演算
結果は予め演算テーブルＲＯＭ２７４にテーブルとして
格納している。

演算テーブルＲＯＭ２７４に入力される信号は、前述の
如く、ラッチ回路２７１〜２７３の出力制御信号ＯＥＩ
〜ＯＥ３により決められるが、各出力制御信号ＯＥの状
態期間に応じて演算テーブルＲＯＭ２７４の上位４ビツ
トの値を変化させて、下位８ビツトの入力に対して行な
うべき演算の結果が演算テーブルＲＯＭ２７４から出力
されるようにしている。

第７図に示すシフトクロック５ＣＫ２のクロック期間８
〜１１は、演算テーブルＲＯＭ２７４の入力端子ＡＯ〜
Ａ７には輝度データＹが供給され、入力端子Ａ８〜Ａｌ
ｌにはそれぞれデータ＋０．０゜０．０）が供給されて
いる。また、この期間、演算テーブルＲＯＭ２７４の出
力端子には、入力端子ＡＯ〜Ａ７に供給された輝度デー
ラダＹがそのまま出力され、フルアダー回路２７５の一
方の加算入力端子Ａに供給される。このフルアダー回路
２７５の他方の加算入力端子Ｂにはラッチ回路２７６の
出力が供給されているが、その値はクリアパルスＣＬ４
により事前にクリアされているので“Ｏ”である。した
がって、結局、フルアダー回路２７５の出力端子には、
輝度データＹがそのまま出力される。この出力はラッチ
パルスＬＰ４に従ってラッチ回路２７６にラッチされる
。したがって、輝度データＹは最後にラッチ回路２７６
に保持されることになる。

シフトクロック５ＣＫ２の次のクロック期間１２〜１５
には、色差データＵが演算テーブルＲＯＭ２７４の入力
端子ＡＯ−Ａ７に供給され、この演算テーブルＲＯＭ２
７４の他の入力端子Ａ８〜Ａｌｌにはそれぞれデータ（
１，０，０，０１が供給される。これにより、演算テー
ブルＲＯＭ２７４の出力端子には、前式（６）の右辺の
第２項の演算結果が出力される。さらに、その出力は、
フルアダー回路２７５によりラッチ回路２７６の保持デ
ータである輝度データＹと加算されるので、結局、フル
アダー回路２７５の出力には、原色データＢが得られる
。

同様に、シフトクロック５ＣＫ２のクロック期間１６〜
１９には、原色データＲが得られる。

シフトクロック５ＣＫ２のクロック期間２０〜２３には
、同様に、フルアダー回路２７５の出力には式（８）の
右辺前２項の演算結果が得られるが、その値はその時に
発生するラッチパルスＬＰ４によりラッチ回路２７６に
ラッチされる。

そして、シフトクロック５ＣＫ２のクロック期間２４〜
２７には、式（８）の第３項の演算値が出力され、それ
とラッチ回路２７６に保持された前２項の演算値が加算
されるので原色データＧが得られることになる。

以上述べた３つの原色データＲ，Ｇ、Ｂが得られるタイ
ミングに、画像メモリ部２８には、その書込み先アドレ
スを示すデータおよびライト許可信号が供給され、変換
データが画像メモリ部２８へ書き込まれる。

次に、原色データＲ，Ｇ、Ｂを輝度・色差データＹ、Ｕ
、Ｖへ変換する場合について第８図のタイミングチャー
トを参照しながら説明する。

輝度・色差信号Ｙ、Ｂ−Ｙ、Ｒ−Ｙと原色信号Ｒ９Ｇ、
Ｂとのレベル関係は、以下の式のようになっている。

Ｙ　−０，２９９Ｒ＋　０．５８７　Ｇ　＋　０．１１
４　Ｂ・・・（９）Ｂ−Ｙ譚−０，２９９Ｒ−０，５８
７Ｇ＋０．８８６　Ｂ・・・Ｒ−Ｙ−０，７０１Ｒ−０
，５８７Ｇ−０，１１４Ｂ・・・（１１）（１０）　、
　　（１１）式と上記（４）、（５）式から、Ｕ−（−
０，１６９Ｒ）　＋　（−０，３３１Ｇ）＋　（０，５
００Ｂ　＋　１２８　）・・・（１２）Ｖ−０，５０Ｏ
Ｒ＋　（−０，４１９Ｇ）＋　（−０，０８１Ｂ＋１２
８　）・・・（Ｉ３）の変換式となる。

データ変換回路２７では、（９）　、　　（１２）　。

（１３）の式を演算することにより、原色データＲ５Ｇ
、Ｂを輝度・色差データＹ、Ｕ、Ｖに変換する。

第８図に示すように、シフトクロックＳ　ＣＫ２のクロ
ック期間Ｏ〜３には、画像メモリ部２８から読み出され
た原色データＲがラッチパルスＬＰＩに従ってラッチ回
路２７１にラッチされる。

さらに、クロック期間４〜７には、原色データＧがラッ
チパルスＬＰ２に従ってラッチ回路２７２にラッチされ
、次のクロック期間８〜１１には、原色データＢがラッ
チパルスＬＰ３に従ってラッチされる。ラッチされた原
色データＲ，Ｇ、Ｂは順に出力制御信号ＯＥＩ、ＯＨ２
、ＯＨ２に従って順次演算テーブルＲＯＭ２７４の入力
端子ＡＯ〜Ａ７に供給される。

また、その切換えタイミングに同期して演算テーブルＲ
ＯＭ２７４の入力端子Ａ８〜Ａｌｌには、信号ＢＯ〜Ｂ
３が変化して入力される。シフトクロック５ＣＫ２のク
ロック期間８〜１３の間には輝度データＹの演算が行わ
れる。すなわち、クロック期間８，９には、色差データ
Ｒが演算ＲＯＭ２７４の入力端子ＡＯ−Ａ７に供給され
、入力端子Ａ８〜Ａｌｌにはそれぞれデータ＋１．０，
１゜０）が供給される。これにより、演算テーブルＲＯ
Ｍ２７４の出力端子には、（９）式の第１項の演算値が
出力され、フルアダー回路２７５の加算入力端子へに供
給される。この時、フルアダー回路２７５のもう一方の
加算入力端子Ｂには、クリアパルスＣＬ４で事前にクリ
アされたラッチ回路２４６の出力、すなわち、０が供給
されている。

これにより、フルアダー２７５の出力には、（９）式の
第１項の演算値が得られる。この演算値はラッチパルス
ＬＰ４によりラッチ回路２４６にラッチされる。

シフトクロック５ＣＫ２のクロック期間１０゜１１には
、原色データＧがＡＯ〜Ａ７に供給され、入力端子Ａ８
〜Ａｌｌにはそれぞれデータ（０゜１．０．１１が供給
される。これにより、演算テーブルＲＯＭ２７４の出力
端子には、（９）式の第２項の演算値が出力され、フル
アダー回路２７５の加算入力端子Ａに供給される。

この時、フルアダー回路２７５のもう一方の加算入力端
子Ｂには、（９）式の第１項の演算結果が供給されてい
るので、結局、フルアダー回路２７５の出力には、（９
）式の第１項と第２項を加算した結果が得られる。この
演算値はラッチパルスＬＰ４によりラッチ回路２４６に
ラッチされる。

シフトクロック５ＣＫ２のクロック期間１２゜１３の期
間には、原色データＢが供給され、（９）式の演算結果
が得られる。フルアダー回路２７５によりさらに第１項
と第２項の加算結果が加算される。これにより、フルア
ダー回路２７５の出力端子には、輝度データＹが得られ
る。この輝度ブタＹは転送制御部２９から供給されるシ
リアルクロック５ＣＫＩに従って、作業ＲＡＭ２５に書
き込まれる。

同様に、シフトクロック５ＣＫ２のクロック期間１４〜
１９には色差データＵが得られ、クロック期間２０〜２
５には色差データＶが得られる。

この色差データＶが得られるときに、シフトクロック５
ＣＫＩが発生し、原色データＲ，Ｇ、Ｂが作業用ＲＡＭ
２５に書き込まれることになる。なお、クロック期間２
７に出る４個目のシフトクロック５ＣＫＩはダミークロ
ックである。このダミークロックを入れているのは、作
業ＲＡＭ２５では、１画素当り４ワードが割り当てられ
ているためである。

以上詳述したこの実施例によれば、画像表示処理時間や
データ圧縮符号処理時間を大幅に短縮することができる
。

これは、作業ＲＡＭ２５のメモリセルアレイに２つのメ
モリ領域を設定し、「画像表示処理モード゛」において
は、受信画像データのデコード処理とその他のデータ変
換処理等の処理を同時進行させるようにし、「データ圧
縮符号化処理モード」においては、データ圧縮符号化処
理とその他のデータ変換処理等の処理を同時進行させる
ようにしたためである。

以上、この発明の一実施例を詳細に説明したが、この発
明はこのような実施例に限定されるものではない。

例えば、先の実施例では、作業ＲＡＭ２５としてデュア
ルポートメモリを用い、このデュアルポートメモリのメ
モリセルアレイの一方のメモリ領域でデコードされた受
信画像データをＳＡＭに読み出すことにより、受信画像
データのデコード処理とその他のデータ変換処理などの
処理を同時に進行させることができるようにした場合を
説明した。しかし、このような動作は、例えば、デュア
ルポートメモリを用いず、通常のＲＡＭをサイクルスチ
ル方式で駆動することにより得るようにしてもよい。す
なわち、作業ＲＡＭ２５の２つのメモリ領域のうち、デ
コード処理の済んだ画像データが展開されているメモリ
領域から画像データを読み出す際、−度に複数の画像デ
ータを読み出すことにより、このデータ読み出しを間欠
的に行い、各データ読出しタイミングから次のデータ読
出しタイミングまでの空き期間に、受信画像データのデ
コード処理を行うわけである。このような構成において
も、作業ＲＡＭ２５から読み出したデータをデータ変換
して画像メモリ部２８に書込んでいる間に、受信画像デ
ータのデコード処理を行うことができるので、データ表
示処理時間の短縮を図ることができる。これは、「デー
タ圧縮符号化処理モード」においても同様である。

この他にも発明の要旨を逸脱しない範囲で種々様々変形
実施可能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、受信した画像デ
ータの表示処理や画像メモリに蓄積されている画像デー
タのデータ圧縮符号化処理の高速化を実現することがで
きる。

４、図の簡単な説明 第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図の動作を説明するための図、第３図は第１図
に示す転送側ａｔ部の具体的構成の一例を示す回路図、
第４図および第５図は第１図の動作を説明するためのタ
イミングチャート、第６図は第１図に示すデータ変換回
路の具体的構成の一例を示す回路図、第７図および第８
図は第６図の動作を説明するためのタイミングチャート
、第９図は従来の画像データ表示装置の構成を示す回路
図である。

２１・・・データ人出力部、２２・・・マイクロプロセ
ッサ部、２３・・・マイクロプロセッサ、２４・・・プ
ロダラムＲＯＭ、２５・・・作業ＲＡＭ、２６・・・ア
ドレスデコーダ、２７・・・データ変換回路、２８・・
・画像メモリ部、２９・・・転送制御部、３０・・・表
示タイミング発生部、３１．３２・・・選択回路、３３
．３４゜３５．３６・・・３ステート・バス・バッファ
回路、３７・・・インバータ回路、３８・・・画像入力
部、３９・・・テレビジョンカメラ、４０・・・アナロ
グ／デジタル変換回路。

出願人代理人　弁理士　鈴江武彦 第２図

Claims (2)

【特許請求の範囲】
1. （１）原色信号から成る画像データを画像メモリから読
   み出し、これを輝度信号と色差信号とから成る画像デー
   タに変換した後、ブロック符号化によりデータ圧縮して
   伝送する画像通信端末装置において、 上記原色信号から成る画像データの格納に使われる画像
   メモリと、 上記輝度信号と色差信号から成る画像データをブロック
   符号化する際の符号化単位分の行に対応する容量をもつ
   メモリ領域を２つ有し、上記輝度信号と色差信号のブロ
   ック符号化処理に使われる作業メモリと、 上記画像メモリから上記原色信号から成る画像データを
   読み出すデータ読出し手段と、 このデータ読出し手段によって読み出された画像データ
   を上記輝度信号と色差信号とから成る画像データに変換
   するデータ変換手段と、 上記作業メモリの上記２つのメモリ領域を交互に選択し
   、この選択メモリ領域に上記データ変換手段の変換出力
   を書き込むデータ書込み手段と、このデータ書込み手段
   によって選択されているメモリ領域とは異なるメモリ領
   域を交互に選択し、この選択メモリ領域を使って上記デ
   ータ変換手段の変換出力をブロック符号化によりデータ
   圧縮し、この圧縮出力をこの選択メモリ領域に展開する
   符号化手段と、 上記データ書込み手段と上記符号化手段とによる上記作
   業メモリのアクセスを交互に切り換えるアクセス切換え
   手段とを具備したことを特徴とする画像通信端末装置。
2. （２）輝度信号と色差信号がブロック符号化によってデ
   ータ圧縮された画像データを受信し、これをデコードし
   た後、原色信号から成る画像データに変換して画像表示
   する画像表示処理モードと、上記原色信号から成る画像
   データを輝度信号と原色信号とから成る画像データに変
   換した後、ブロック符号化によってデータ圧縮して伝送
   するデータ圧縮符号化処理モードとを選択的に実行可能
   な画像通信端末装置において、 上記ブロック符号化分の行に対応する容量をもつメモリ
   領域を２つ有する作業メモリと、上記原色信号から成る
   画像データを格納する画像メモリと、 上記画像表示処理モード時、上記作業メモリの２つのメ
   モリ領域を交互に選択し、この選択メモリ領域を使って
   、上記輝度信号と色差信号とがブロック符号化によって
   データ圧縮された画像データをデコードし、このデコー
   ド出力をこの選択メモリ領域に展開するデコード手段と
   、 上記作業メモリの２つのメモリ領域のうち、上記デコー
   ド手段によって選択されいるメモリ領域とは異なるメモ
   リ領域を交互に選択し、このメモリ領域から上記デコー
   ド手段によってデコードされた画像データを読み出す第
   １のデータ読出し手段と、 この第１のデータ読出し手段によって読み出された画像
   データを上記原色信号から成る画像データに変換する第
   １のデータ変換手段と、 この第１のデータ変換手段の変換出力を上記画像メモリ
   に書き込むデータ書込み手段と、上記デコード手段と上
   記第１のデータ読出し手段による上記作業メモリのアク
   セスを切り換える第１のアクセス切換え手段と、 上記データ圧縮符号化処理モード時、上記画像メモリか
   ら上記原色信号から成る画像データを読み出す第２のデ
   ータ読出し手段と、 この第２のデータ読出し手段によって読み出された画像
   データを上記輝度信号と色差信号とから成る画像データ
   に変換する第２のデータ変換手段と、 上記作業メモリの上記２つのメモリ領域を交互に選択し
   、この選択メモリ領域に上記データ変換手段の変換出力
   を書き込むデータ書込み手段と、上記作業メモリの上記
   ２つのメモリ領域のうち、上記データ書込み手段によっ
   てデータ書込みがなされていないメモリ領域を交互に選
   択し、この選択メモリ領域を使って上記第２のデータ変
   換手段の変換出力をブロック符号化によりデータ圧縮し
   、この圧縮出力をこの選択メモリ領域に展開する符号化
   手段と、 上記符号化手段と上記データ書込み手段による上記作業
   メモリのアクセスを交互に切り換える第２のアクセス切
   換え手段とを具備したことを特徴とする画像通信端末装
   置。