JPH0263309B2 - - Google Patents
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- Publication number
- JPH0263309B2 JPH0263309B2 JP57172014A JP17201482A JPH0263309B2 JP H0263309 B2 JPH0263309 B2 JP H0263309B2 JP 57172014 A JP57172014 A JP 57172014A JP 17201482 A JP17201482 A JP 17201482A JP H0263309 B2 JPH0263309 B2 JP H0263309B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- semiconductor
- depletion mode
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、エンハンスメント・モード型素子及
びデイプレツシヨン・モード型素子を有する所謂
Ｅ／Ｄ構成の半導体装置を製造する方法の改良に
関する。
びデイプレツシヨン・モード型素子を有する所謂
Ｅ／Ｄ構成の半導体装置を製造する方法の改良に
関する。
従来技術と問題点
従来、既知であるように、Ｅ／Ｄ構成の半導体
装置では、同一半導体基板上にしきい値電圧を異
にする素子を形成しなければならない。
装置では、同一半導体基板上にしきい値電圧を異
にする素子を形成しなければならない。
斯かる半導体装置を製造するには、エンハンス
メント・モード型素子用の例えばヘテロ接合を有
する半導体基板を使用し、該半導体基板を選択的
にエツチングしてリセス（凹所）を形成し、その
リセスにデイプレツシヨン・モード型素子用の例
えばヘテロ接合を構成する半導体層を成長させて
Ｅ／Ｄ各領域を得るようにしている。
メント・モード型素子用の例えばヘテロ接合を有
する半導体基板を使用し、該半導体基板を選択的
にエツチングしてリセス（凹所）を形成し、その
リセスにデイプレツシヨン・モード型素子用の例
えばヘテロ接合を構成する半導体層を成長させて
Ｅ／Ｄ各領域を得るようにしている。
この場合、Ｅ／Ｄ各領域が同一基板上に形成さ
れていることから、アイソレーシヨンが不完全で
あることが多かつた。また、リセスの深さに依つ
てはヘテロ接合のAlGaAs層が最表面に存在し、
デイプレツシヨン・モード型素子用領域を成長さ
せる際、結晶性が劣る半導体層が形成されデイプ
レツシヨン・モード型素子の特性に悪い影響を与
えていた。
れていることから、アイソレーシヨンが不完全で
あることが多かつた。また、リセスの深さに依つ
てはヘテロ接合のAlGaAs層が最表面に存在し、
デイプレツシヨン・モード型素子用領域を成長さ
せる際、結晶性が劣る半導体層が形成されデイプ
レツシヨン・モード型素子の特性に悪い影響を与
えていた。
発明の目的
本発明は、Ｅ／Ｄ構成の半導体装置を製造する
に際し、Ｅ／Ｄ各領域の電気的アイソレーシヨン
を完全化し且つデイプレツシヨン・モード型素子
用領域として優れた結晶性を有する半導体領域が
得られるようにするものである。
に際し、Ｅ／Ｄ各領域の電気的アイソレーシヨン
を完全化し且つデイプレツシヨン・モード型素子
用領域として優れた結晶性を有する半導体領域が
得られるようにするものである。
発明の構成
本発明は、エンハンスメント・モード型素子用
ヘテロ接合半導体基板を用い、エンハンスメン
ト・モード型素子用領域をマスキングした後、イ
オン注入法に依つてアイソレーシヨン領域を形成
する。このイオン注入法に依る素子間分離は次の
デイプレツシヨン・モード型素子用結晶成長時の
温度Ts（Ts≒500〜700〔℃〕）に充分耐えるもの
である。
ヘテロ接合半導体基板を用い、エンハンスメン
ト・モード型素子用領域をマスキングした後、イ
オン注入法に依つてアイソレーシヨン領域を形成
する。このイオン注入法に依る素子間分離は次の
デイプレツシヨン・モード型素子用結晶成長時の
温度Ts（Ts≒500〜700〔℃〕）に充分耐えるもの
である。
従つて、イオン注入法に依るアイソレーシヨン
領域を形成した後、デイプレツシヨン・モード型
素子用ヘテロ接合或いはGaAs・MES−FET構
造を形成することができる。また、この形成時に
は、最表面にGaAsが露出している為、同種の
GaAsを成長させる際、結晶成長がスムーズに開
始され、ヘテロ構造、MES−FET構造のいずれ
に対しても、結晶性が優れた半導体層をエピタキ
シヤル成長させることができる。
領域を形成した後、デイプレツシヨン・モード型
素子用ヘテロ接合或いはGaAs・MES−FET構
造を形成することができる。また、この形成時に
は、最表面にGaAsが露出している為、同種の
GaAsを成長させる際、結晶成長がスムーズに開
始され、ヘテロ構造、MES−FET構造のいずれ
に対しても、結晶性が優れた半導体層をエピタキ
シヤル成長させることができる。
発明の実施例
第１図乃至第５図は本発明一実施例を解説する
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下これ等の図面を参照しつつ説明す
る。
為の工程要所に於ける半導体装置の要部切断側面
図であり、以下これ等の図面を参照しつつ説明す
る。
第１図参照
半絶縁性GaAs基板１にMBE（Molecular
Beam Epitaxy）法或いはMOCVD（Metal
Organic chemical Vapour Deposition）法等
を適用して厚さ例えば3000〔Å〕のアンドロー
プGaAs活性層２、厚さ例えば500〔Å〕のｎ型
AlGaAs層３、厚さ例えば300〔Å〕のｎ型
GaAs層４をエピタキシヤル成長させる。尚、
ｎ型AlGaAs層３とｎ型GaAs層４とはヘテロ
接合を形成し、その不純物濃度は１×1018〔cm
-3〕程度である。また、ERはエンハンスメン
ト・モード型素子用領域、DPはデイプレツシ
ヨン・モード型素子用領域をそれぞれ示してい
る。
Beam Epitaxy）法或いはMOCVD（Metal
Organic chemical Vapour Deposition）法等
を適用して厚さ例えば3000〔Å〕のアンドロー
プGaAs活性層２、厚さ例えば500〔Å〕のｎ型
AlGaAs層３、厚さ例えば300〔Å〕のｎ型
GaAs層４をエピタキシヤル成長させる。尚、
ｎ型AlGaAs層３とｎ型GaAs層４とはヘテロ
接合を形成し、その不純物濃度は１×1018〔cm
-3〕程度である。また、ERはエンハンスメン
ト・モード型素子用領域、DPはデイプレツシ
ヨン・モード型素子用領域をそれぞれ示してい
る。
第２図参照
エンハンスメント・モード型素子用領域ER
を保護する為のマスク膜５を形成する。マスク
膜５としては二酸化シリコン（SiO2）膜（或
いはSiN膜、AlN膜）＋Ti／Au等を使用するこ
とができる。
を保護する為のマスク膜５を形成する。マスク
膜５としては二酸化シリコン（SiO2）膜（或
いはSiN膜、AlN膜）＋Ti／Au等を使用するこ
とができる。
酸素（Ｏ）イオンをイオン注入してデイプレ
ツシヨン・モード型素子用領域を絶縁化する。
Ｏイオンをイオン注入する条件は次の通りであ
る。
ツシヨン・モード型素子用領域を絶縁化する。
Ｏイオンをイオン注入する条件は次の通りであ
る。
加速電圧：130〔KeV〕
ドーズ量：1014〔c-2〕
尚、酸素に代えてプロトンをイオン注入して
も同効である。
も同効である。
第３図参照
例えば化学気相堆積法（CVD法）を適用し
て例えば二酸化シリコン膜からなる選択成長用
マスク膜６を形成する。
て例えば二酸化シリコン膜からなる選択成長用
マスク膜６を形成する。
通常のフオト・リソグラフイ技術にて選択成
長用マスク膜６のパターニングを行ない、デイ
プレツシヨン・モード型素子用領域DR上に開
口を形成する。
長用マスク膜６のパターニングを行ない、デイ
プレツシヨン・モード型素子用領域DR上に開
口を形成する。
MBE法或いはMOCVD法等の技法を適用し
てデイプレツシヨン・モード型素子用領域とし
て好適な不純物濃度プロフアイルを有する
GaAs層或いはヘテロ接合層等の半導体層７を
形成する。この時、 GaAs層であれば、 厚さ：例えば0.1〔μm〕 不純物濃度：例えば1.8×1017〔cm-3〕 であり、 ヘテロ接合層であれば、ｎ型GaAs層４に近
い側から、 アンドープGaAs 厚さ：例えば1000〔Å〕 ｎ型AlGaAs層 厚さ：例えば600〔Å〕 不純物濃度：例えば１×1018〔cm-3〕 ｎ型GaAs層 厚さ：例えば300〔Å〕 不純物濃度：例えば１×1018〔cm-3〕 である。
てデイプレツシヨン・モード型素子用領域とし
て好適な不純物濃度プロフアイルを有する
GaAs層或いはヘテロ接合層等の半導体層７を
形成する。この時、 GaAs層であれば、 厚さ：例えば0.1〔μm〕 不純物濃度：例えば1.8×1017〔cm-3〕 であり、 ヘテロ接合層であれば、ｎ型GaAs層４に近
い側から、 アンドープGaAs 厚さ：例えば1000〔Å〕 ｎ型AlGaAs層 厚さ：例えば600〔Å〕 不純物濃度：例えば１×1018〔cm-3〕 ｎ型GaAs層 厚さ：例えば300〔Å〕 不純物濃度：例えば１×1018〔cm-3〕 である。
尚、この成長を行なう際、ｎ型GaAs層４の
露出されている表面を僅かにエツチングしても
良い。また、イオン注入に依り絶縁化した部分
は半導体層７を成長させる温度Ts（500〜700
〔℃〕）に充分に耐えることができる。これにつ
いては、後に後記する。
露出されている表面を僅かにエツチングしても
良い。また、イオン注入に依り絶縁化した部分
は半導体層７を成長させる温度Ts（500〜700
〔℃〕）に充分に耐えることができる。これにつ
いては、後に後記する。
第４図参照
通常のフオト・リソグラフイ技術にて半導体
層７のパターニングを行ないデイプレツシヨ
ン・モード型素子用領域にのみ残留させ他を除
去する。
層７のパターニングを行ないデイプレツシヨ
ン・モード型素子用領域にのみ残留させ他を除
去する。
半導体層７は選択成長用マスク膜６上では多
結晶になつているからエツチング等で簡単に除
去することができ、この工程でデイプレツシヨ
ン・モード型素子用として残される半導体層７
が劣化することはない。
結晶になつているからエツチング等で簡単に除
去することができ、この工程でデイプレツシヨ
ン・モード型素子用として残される半導体層７
が劣化することはない。
選択成長用マスク膜６及びマスク膜５を除去
する。このようにして得られたエンハンスメン
ト・モード型素子用領域ERとデイプレツシヨ
ン・モード型素子用領域DRとは完全に絶縁さ
れている。
する。このようにして得られたエンハンスメン
ト・モード型素子用領域ERとデイプレツシヨ
ン・モード型素子用領域DRとは完全に絶縁さ
れている。
第５図参照
全面に例えば二酸化シリコンからなる絶縁膜
８を形成する。
８を形成する。
絶縁膜８をパターニングして電極コンタクト
窓を形成してからソース電極Ｓ、ドレイン電極
Ｄ、ゲート電極Ｇを形成する。ゲート電極Ｇと
しては例えばTi／Pt／Auを用いて良い。
窓を形成してからソース電極Ｓ、ドレイン電極
Ｄ、ゲート電極Ｇを形成する。ゲート電極Ｇと
しては例えばTi／Pt／Auを用いて良い。
第６図は、イオン注入法にて絶縁化した部分
がアニール、例えば、デイプレツシヨン・モー
ド型素子型素子用の半導体層７を成長させる際
の加熱で抵抗値がどのように変化するかを示す
ものであり、縦軸に熱処理前後に於ける規格化
された抵抗比を、横軸に酸素イオンのドーズ量
を採つてある。
がアニール、例えば、デイプレツシヨン・モー
ド型素子型素子用の半導体層７を成長させる際
の加熱で抵抗値がどのように変化するかを示す
ものであり、縦軸に熱処理前後に於ける規格化
された抵抗比を、横軸に酸素イオンのドーズ量
を採つてある。
この時の条件は次の通りである。
半導体層７：ヘテロ接合を有する
酸素イオンの加速電圧：130〔KeV〕
加熱時間：20〔分〕
キヤツプ：AIN
図から判るように、500〜700〔℃〕程度の温
度には充分耐えることができる。
度には充分耐えることができる。
発明の効果
本発明に依れば、GaAs系化合物半導体を使用
してＥ／Ｄ構成の半導体装置を製造する際、基板
（或いは半導体層）にエンハンスメント・モード
型素子用領域を形成する為の半導体層をエピタキ
シヤル成長させ、次に、該エンハンスメント・モ
ード型素子用領域を形成する予定の領域上をマス
ク膜で覆つてから酸素イオンやプロトンを注入し
てデイプレツシヨン・モード型素子用領域を形成
する予定の領域の絶縁化を行ない、その上にデイ
プレツシヨン・モード型素子用領域を形成する為
の半導体層をエピタキシヤル成長させるようにし
ているので、エンハンスメント・モード型素子用
領域とデイプレツシヨン・モード型素子用領域と
は完全に絶縁分離され、また、エンハンスメン
ト・モード型素子用領域の結晶性は勿論のこと、
デイプレツシヨン・モード型素子用領域の結晶性
も良好であるから優れたＥ／Ｄ構成の半導体装置
を得ることができる。
してＥ／Ｄ構成の半導体装置を製造する際、基板
（或いは半導体層）にエンハンスメント・モード
型素子用領域を形成する為の半導体層をエピタキ
シヤル成長させ、次に、該エンハンスメント・モ
ード型素子用領域を形成する予定の領域上をマス
ク膜で覆つてから酸素イオンやプロトンを注入し
てデイプレツシヨン・モード型素子用領域を形成
する予定の領域の絶縁化を行ない、その上にデイ
プレツシヨン・モード型素子用領域を形成する為
の半導体層をエピタキシヤル成長させるようにし
ているので、エンハンスメント・モード型素子用
領域とデイプレツシヨン・モード型素子用領域と
は完全に絶縁分離され、また、エンハンスメン
ト・モード型素子用領域の結晶性は勿論のこと、
デイプレツシヨン・モード型素子用領域の結晶性
も良好であるから優れたＥ／Ｄ構成の半導体装置
を得ることができる。
第１図乃至第５図は本発明一実施例を説明する
為の工程要所に於ける半導体装置の要部切断側面
図、第６図は絶縁化の為のイオン注入を行なつた
後のアイソレーシヨン・アニール効果を説明する
為の線図である。 図に於いて、１は半絶縁性GaAs基板、２はア
ンドープGaAs活性層、３はｎ型AlGaAs層、４
はｎ型GaAs層、５はマスク層、６は選択成長用
マスク膜、７は半導体層、８は絶縁膜、ERはエ
ンハンスメント・モード型素子用領域、DRはデ
イプレツシヨン・モード型素子用領域、Ｓはソー
ス電極、Ｄはドレイン電極、Ｇはゲート電極であ
る。
為の工程要所に於ける半導体装置の要部切断側面
図、第６図は絶縁化の為のイオン注入を行なつた
後のアイソレーシヨン・アニール効果を説明する
為の線図である。 図に於いて、１は半絶縁性GaAs基板、２はア
ンドープGaAs活性層、３はｎ型AlGaAs層、４
はｎ型GaAs層、５はマスク層、６は選択成長用
マスク膜、７は半導体層、８は絶縁膜、ERはエ
ンハンスメント・モード型素子用領域、DRはデ
イプレツシヨン・モード型素子用領域、Ｓはソー
ス電極、Ｄはドレイン電極、Ｇはゲート電極であ
る。
Claims (1)
- １ GaAs系の化合物半導体を用いたＥ／Ｄ構成
の半導体装置を製造するに際し、基板（或いは半
導体層）にエンハンスメント・モード型素子用領
域を形成する為の半導体層を形成し、次に、前記
半導体層のデイプレツシヨン・モード型素子用領
域の形成予定領域を絶縁化し、次に、該デイプレ
ツシヨン・モード型素子用領域の形成予定領域に
デイプレツシヨン・モード型素子用領域を形成す
る為の半導体層を形成する工程が含まれてなるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172014A JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172014A JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961167A JPS5961167A (ja) | 1984-04-07 |
| JPH0263309B2 true JPH0263309B2 (ja) | 1990-12-27 |
Family
ID=15933924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172014A Granted JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961167A (ja) |
-
1982
- 1982-09-30 JP JP57172014A patent/JPS5961167A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961167A (ja) | 1984-04-07 |
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