JPH09246286A

JPH09246286A - 半導体装置及びその製造方法

Info

Publication number: JPH09246286A
Application number: JP5281096A
Authority: JP
Inventors: Norihiko Matsunaga; 徳彦松永
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-03-11
Filing date: 1996-03-11
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】リセスエッチング溝の幅を精密に制御する。【解決手段】ソース電極１５およびドレイン電極１６
の側壁に、窒化珪素膜によるサイドウォール１８をそれ
ぞれ形成し、このサイドウォール１８をマスクとしてチ
ャネル領域１４にリセスエッチング溝２２を形成する。
窒化珪素膜は、膜厚の制御が容易で、且つサイドウォー
ル形状、寸法の制御が容易であり、リセスエッチング溝
の幅を精密に制御できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はショットキーゲート
型電界効果トランジスタ（以下ＭＥＳＦＥＴと記す）及
びその製造方法に関するものであり、特にチャネル部分
をリセスエッチングすることを特徴とするＭＥＳＦＥＴ
及びその製造方法に関する。

【０００２】

【従来の技術】従来のＭＥＳＦＥＴの製造方法を図３を
用いて説明する。図３は、従来の製造方法の工程断面図
である。半絶縁性のＧａＡｓ基板３１の上面に、高不純
物濃度のソース領域３２とドレイン領域３３とを互いに
離間形成し、そのソース領域３２とドレイン領域３３と
の間のＧａＡｓ基板３１の上面にそれら領域と接触して
低不純物濃度のチャネル領域３４を形成した後、ソース
領域３２上にソース電極３５、ドレイン領域３３上にド
レイン電極３６をそれぞれ形成する（図３（Ａ））。

【０００３】次ぎにＧａＡｓ基板３１の上面全面にポリ
イミド膜３７を塗布形成する（図３（Ｂ））。引き続
き、４００℃程度でキュアーを行い、ポリイミド膜３７
を硬化する。この際、ポリイミド膜の厚さはキュアー硬
化することにより約半分に減少する（図３（Ｃ））。

【０００４】引き続き、前記のポリイミド膜３７を、Ｏ
₂ ＲＩＥによりエッチバックしてソース電極３５および
ドレイン電極３６の側壁にそれぞれポリイミド膜３７か
らなるサイドウォール３８を形成する（図３（Ｄ））。

【０００５】次ぎにＧａＡｓ基板３１の上面に二酸化珪
素膜３９を形成し、レジスト膜４０をこの順に積層形成
した後、レジスト膜４０をパターニングし、ゲート電極
を形成すべき所望の部分に開口部４１を設ける（図３
（Ｅ））。

【０００６】引き続き、前記開口部４１から弗化アンモ
ニウム溶液を進入させ、サイドウォール３８が十分に露
出するまで、二酸化珪素膜３９をエッチング除去する
（図３（Ｆ））。

【０００７】この状態で燐酸系エッチング液を用いてサ
イドウォール３８で覆われていないチャネル領域３４部
分をエッチング除去し、リセスエッチング溝４２を形成
する（図３（Ｇ））。

【０００８】この状態で引き続き、真空蒸着法により、
チタン、白金、金をこの順に連続的に蒸着し、３層構造
のゲート電極用金属４３１を形成する。この時、リセス
エッチング溝上に形成されたゲート電極用金属４３１
と、レジスト膜３９上に形成されたゲート電極用金属４
３１は、互いに分離して形成される。（図３（Ｈ））。

【０００９】前記真空蒸着が終了した段階で、レジスト
膜４０上のゲート電極用金属４３１を、リフトオフ除去
してリセスエッチング溝４２上にゲート電極４３を形成
する。更に残留している二酸化珪素膜３９を弗化アンモ
ニウムで除去する（図３（Ｉ））。

【００１０】最後に、ソース電極３５、ドレイン電極３
６、ゲート電極４３、サイドウォール３８およびリセス
エッチング溝４２の表面に、窒化珪素よりなる保護膜４
４を形成してＭＥＳＦＥＴを得る（図３（Ｊ））。

【００１１】

【発明が解決しようとする課題】しかし、上記従来のＭ
ＥＳＦＥＴの製造方法では、サイドウォール３８をポリ
イミド膜で形成しているため、次のような問題があっ
た。即ち、まず第１には、図３（Ａ）に示すようにポリ
イミド膜３７を塗布した後、キュアーを行い、図３
（Ｂ）に示すようにポリイミド膜３７を硬化させる必要
があるが、このキュアー工程においてポリイミド膜３
７は収縮するため、キュアー後のポリイミド膜３７の膜
厚の制御は困難である。このため、サイドウォール３８
の形状、寸法を制御することが困難で、リセスエッチン
グ溝４２の幅がばらつき、特性の均一な半導体装置が得
られない。

【００１２】また、第２には、ポリイミド膜３９はソー
ス電極、ドレイン電極を形成した後塗布し、その後４０
０℃程度の温度でキュアーを行う。このため、ソース電
極、ドレイン電極のオーミック特性が劣化する。

【００１３】第３の問題として、サイドウォールを形成
するポリイミド膜は有機物質であり、水分の存在する工
程中では吸湿が避けられない。特に図３（Ｆ）の二酸化
珪素膜３９のエッチング、および図３（Ｇ）のリセスエ
ッチング溝４２の形成時にサイドウォールも水溶液中に
さらされる状態になり、吸湿が避けられない。そして、
このサイドウォールは図３（Ｊ）に示すように窒化珪素
膜４４で覆われるが、その後、吸湿した水分が脱離して
リセスエッチング溝４２表面を酸化するなどして、特性
変動を誘起する恐れがある。

【００１４】一方、上記従来のＭＥＳＦＥＴでは、保護
膜としての窒化珪素膜４４と、サイドウォール３８のポ
リイミド膜とを用いているため、次のような問題があ
る。すなわち、窒化珪素膜とポリイミド膜は熱膨張係数
が異なり、しかも、サイドウォール部周辺はリセスエッ
チング、サイドウォールエッチングにより、複雑な形状
になっており、この部分での熱膨張係数の違いにより窒
化珪素膜４４にクラックが発生し、信頼性に影響を与え
る。

【００１５】本発明は、上記の課題を解決するためにな
されたもので、特性の安定した高信頼性の半導体装置、
及びリセスエッチング溝幅の制御が容易で、且つ、特性
の揃った半導体装置を得る事ができる製造方法を提供す
ることを目的とする。

【００１６】

【課題を解決するための手段】本発明に係る半導体装置
は、化合物半導体基板と、前記化合物半導体基板の一主
面上に形成されたチャネル領域と、前記チャネル領域の
一端に接して前記化合物半導体基板の一主面上に形成さ
れたソース領域と、前記チャネル領域の他端に接して前
記化合物半導体基板の一主面上に形成されたドレイン領
域と、前記ソース領域上に形成されたソース電極と、前
記ドレイン領域上に形成されたドレイン電極と、前記ソ
ース電極側壁および前記ドレイン電極側壁にそれぞれ形
成された窒化珪素よりなるサイドウォールと、前記チャ
ネル領域に、前記サイドウォールをマスクとしてエッチ
ング形成されたリセスエッチング溝と、前記リセスエッ
チング溝内に形成されたゲート電極と、前記各電極、前
記サイドウォールおよび前記リセスエッチング溝表面を
覆って形成された窒化珪素よりなる保護膜とを具備した
ことを特徴とするものである。

【００１７】また、本発明に係る半導体装置の製造方法
は、化合物半導体基板の一主面上に、ソース領域および
ドレイン領域を互いに離間形成し、このソースおよびド
レイン領域間に、ゲート領域を前記ソースおよびドレイ
ン領域とそれぞれ接して形成する工程と、前記ソース領
域および前記ドレイン領域上にソース電極およびドレイ
ン電極をそれぞれ形成する工程と、前記電極および前記
チャネル領域を含む前記半導体基板上に窒化珪素膜を形
成する工程と、前記窒化珪素膜をエッチバックし前記ソ
ース電極、および前記ドレイン電極の側壁に窒化珪素膜
よりなるサイドウォールをそれぞれ形成する工程と、前
記各電極、前記サイドウォールおよび前記チャネル領域
を含む前記化合物半導体基板上に前記サイドウォールと
材質の異なる絶縁膜を形成する工程と、前記絶縁膜上に
レジスト膜を形成した後、前記レジスト膜をパターニン
グし、前記チャネル領域上の前記レジスト膜部分に開口
部を形成する工程と、次に、前記開口部からエッチング
材料を導入し、前記サイドウォールが露出するまで前記
絶縁膜をエッチング除去する工程と、前記絶縁膜のエッ
チング除去工程後、前記チャネル領域表面をエッチング
してリセスエッチング溝を形成する工程と、前記レジス
ト膜をマスクとし、前記リセスエッチング溝表面にゲー
ト電極を形成する工程とを具備することを特徴とするも
のである。

【００１８】また本発明に係る半導体装置の製造方法
は、前記ゲート電極形成工程後、前記各電極、前記サイ
ドウォールおよび前記リセスエッチング溝を含む、前記
化合物半導体基板を覆って、絶縁保護膜を形成する工程
を具備したことを特徴とするものである。

【００１９】また本発明に係る半導体装置の製造方法
は、前記サイドウォールと前記保護膜とが、同一材料か
らなることを特徴とするものである。また本発明に係る
半導体装置の製造方法は、前記サイドウォールと前記保
護膜とが、窒化珪素からなることを特徴とするものであ
る。

【００２０】また、これらの半導体装置およびその製造
方法においては、ゲート電極の形成位置は、ドレイン電
極サイドウォール、ソース電極サイドウォールの中央に
ある必要はなく、要求される特性に応じて、ゲート電極
をソース電極サイドウォール側によせてもよい。

【００２１】

【発明の実施の形態】以下、本発明の実施の形態を、図
１を参照して詳細に説明する。図１（Ａ）から（Ｉ）は
この実施の形態に係るＭＥＳＦＥＴの製造方法の工程断
面図である。

【００２２】不純物を添加していないＧａＡｓ基板１１
上に高不純物濃度のＮ型ソース領域１２、およびドレイ
ン領域１３を互いに離間して形成する。このソース領域
１２、ドレイン領域１３の形成は、例えば、シリコンイ
オンを、加速電圧１２０( ｋＶ) 、ドーズ量３．０×１
０¹³ （ｃｍ-2）でイオン注入する。次にこのソース領
域１２とドレイン領域１３間のＧａＡｓ基板１１上に、
低不純物濃度のＮ型チャネル領域１４をソース領域１２
およびドレイン領域１３とそれぞれ接して形成する。

【００２３】このチャネル領域１４の形成は、例えば、
シリコンイオンを、加速電圧７０（ｋＶ）、ドーズ量
４．０×１０¹²（ｃｍ^-2）で、イオン注入した後、８０
０℃の温度でアニールし、注入イオンを活性化すること
により行う。

【００２４】なお、前記ソース領域１２およびドレイン
領域１３と前記チャネル領域１４とを、逆の順序で形成
してもよい。上記に引き続き、ソース領域１２、および
ドレイン領域１３の上に、それぞれソース電極１５およ
びドレイン電極１６をオーミック接触形成する。このソ
ース電極１５およびドレイン電極１６は、ゲルマニウム
を含有した金、金、ニッケルをこの順に合計０．５ミク
ロンの厚さに積層形成し、次ぎに、４００℃の熱処理を
施すことにより、それぞれオーミック接触を形成する
（図１（Ａ））。

【００２５】次ぎにＧａＡｓ基板１１全面に窒化珪素膜
１７をプラズマＣＶＤ法を用いて、１．０ミクロン程度
の厚さに形成する（図１（Ｂ））。引き続き、前記窒化
珪素膜１７に対してＲＩＥ等の異方性ドライエッチング
を施す。これにより、ソース電極１５上、ドレイン電極
１６上、およびチャネル領域１４の中央部上の窒化珪素
膜１７は均等にエッチング除去される。この際に、ソー
ス電極１５、ドレイン電極１６それぞれのチャネル領域
１４側端部の段差部上の窒化珪素膜１７は、電極とＧａ
Ａｓ基板の段差にしたがって厚く形成されているため、
異方性エッチングを行ったときにソース電極１５および
ドレイン電極１６の側壁部に残る。これにより、ソース
電極１５およびドレイン電極１６の側壁にそれぞれ幅
０．５ミクロン程度の窒化珪素膜１７からなるサイドウ
ォール１８が形成される（図１（Ｃ））。

【００２６】なお、サイドウォール材料としては次に形
成する二酸化珪素膜のエッチング液に対して耐性のある
材料であればよいが、ここで、窒化珪素膜を選択する理
由は、後で形成する保護膜と同じものとすることによ
り、サイドウォールと保護膜との熱膨張係数の違いによ
る保護膜のクラック発生を避けるためである。

【００２７】次ぎに前記ソース電極１５、ドレイン電極
１６等の形成されたＧａＡｓ基板１１上全面に二酸化珪
素１９を形成し、引き続きレジスト膜２０をこの順序で
積層形成した後、このレジスト膜２０をパターニングし
所望の部分に開口部２１を設ける（図１（Ｄ））。

【００２８】引き続き、前記開口部２１から弗化アンモ
ニウム溶液を進入させ、前記二酸化珪素膜１９をエッチ
ング除去する。この際に、エッチング液は開口部２１直
下の二酸化珪素膜１９をエッチングするだけでなく、レ
ジスト膜２０とソース電極１５側壁のサイドウォール１
８間、およびレジスト膜２０とドレイン電極１６側壁の
サイドウォール１８間、並びにソース電極１５、ドレイ
ン電極１６上の一部にまで浸透し、二酸化珪素膜２０の
サイドエッチングを進め、ソース電極１５の側壁のサイ
ドウォール１８、ドレイン電極１６の側壁のサイドウォ
ール１８をそれぞれ露出させることができる（図１
（Ｅ））。

【００２９】この状態で燐酸系エッチング液を用いて、
ソース電極１５の側壁のサイドウォール１８とドレイン
電極１６の側壁のサイドウォール１８との間のチャネル
領域１４表面部分をエッチングすることにより、リセス
エッチング溝２２を形成する（図１（Ｆ））。

【００３０】この状態で引き続き、真空蒸着法により、
チタン、白金、金をこの順に蒸着し、３層構造のゲート
電極用金属２３１をリセスエッチング溝２２上に形成す
る。また、レジスト膜２０上にもゲート電極用金属２３
１が形成されるが、二酸化珪素膜がスペーサ層となり、
リセスエッチング溝２２上のゲート電極用金属２３１と
レジスト膜２０上のゲート電極用金属２３１とは、互い
に分離して形成される（図１（Ｇ））。

【００３１】前記真空蒸着が終了した段階で、レジスト
膜２０上のゲート電極用金属２３１をリフトオフ除去し
てリセスエッチング溝２２上にゲート電極２３を形成す
る。更に残留している二酸化珪素膜１９を弗化アンモニ
ウムで除去する。（図１（Ｈ））。

【００３２】最後に、ソース電極１５、ドレイン電極１
６、ゲート電極２３、サイドウォール１８およびリセス
エッチング溝２２表面に、窒化珪素よりなる保護膜２４
を形成してＭＥＳＦＥＴを得る（図１（Ｉ））。

【００３３】上述の本発明の第１の実施の形態によるＭ
ＥＳＦＥＴの製造方法によれば、下記のような効果を得
る事ができる。まず第１にサイドウォール材料として窒
化珪素膜を用い、その窒化珪素膜はプラズマＣＶＤ法に
よって形成するため、膜厚の制御は容易であり、しかも
ソース電極側壁およびドレイン電極側壁部分の段差に対
する被覆性は非常に良い。このため、サイドウォールの
形状、寸法の制御が容易であり、リセスエッチング溝幅
のばらつきがないため、特性の揃ったＭＥＳＦＥＴが得
られる。

【００３４】また第２には窒化珪素膜は３００℃程度の
低温のＣＶＤ法で形成できるため、オーミック特性が劣
化する恐れがない。更に第３には、サイドウォールの材
料として採用した窒化珪素は無機物質であり、水分の存
在する工程中でも吸湿はない。このため、ＭＥＳＦＥＴ
動作時の特性変動の恐れが少ない。

【００３５】また、本発明の第１の実施の形態によるＭ
ＥＳＦＥＴによれば、サイドウォールを保護膜と同じ窒
化珪素膜で形成しているため次のような効果を得ること
ができる。すなわち、サイドウォールと保護膜との熱膨
張係数を等しくすることができるため、サイドウォール
部周辺は、リセスエッチング、サイドウォールエッチン
グにより、複雑な形状になっているものの、この部分で
の熱膨張係数の違いによる保護膜のクラックが発生する
恐れがなく、装置の信頼性を高めることができる。

【００３６】更に本発明の第２の実施の形態につき、図
２を用いて説明する。図２（Ａ）および図２（Ｂ）は、
この実施の形態に係るＭＥＳＦＥＴの製造方法の工程断
面図である。この実施の形態の説明にあたり、上記第１
の実施の形態と同じ工程の説明は省略し、異なる工程の
み説明する。まず、半絶縁性のＧａＡｓ基板１１上にソ
ース領域１２、ドレイン領域１３、チャネル領域１４、
ソース電極１５、ドレイン電極１６、およびサイドウォ
ール１８を形成する（ここまでの工程は、図１（Ａ）な
いし図１（Ｃ）と同じ）。

【００３７】引き続き、二酸化珪素膜１９およびレジス
ト膜２０を全面に形成した後、このレジスト膜２０をパ
ターニングし、所望の部分に開口部２１１を形成する。
この際、上記第１の実施の形態ではゲート領域１４の中
心位置に開口部２１を形成したが、ここでは開口部２１
１は、チャネル領域１４の中心位置よりずれた位置に設
定されている。

【００３８】この状態から、開口部２１１を通して、二
酸化珪素膜１９をエッチング除去し、ソース電極１５側
壁のサイドウォール１８およびドレイン電極１６側壁の
サイドウォール１８をマスクとしてリセスエッチング溝
２２を形成し、引き続き、チタン、白金、金の３層構造
のゲート電極用金属２３１を真空蒸着により形成する
（図２（Ａ））。

【００３９】この後、レジスト膜２０上のゲート電極用
金属２３１をリフトオフ除去して、ゲート電極２３がリ
セスエッチング溝２２中心軸からソース電極側にオフセ
ットした形状のＭＥＳＦＥＴを得ることができる（図２
（Ｂ））。

【００４０】上記第２の実施の形態による製法により得
られたＭＥＳＦＥＴでは、上記第１の実施の形態による
効果のほかに、次のような格別の効果が得られる。すな
わちゲート電極の位置を、ソース電極側にオフセット
し、ドレイン電極とゲート電極の間隔を、ソース電極と
ゲート電極の間隔と比較して大きく取ることにより、ド
レイン電極とゲート電極間、ソース電極とゲート電極間
の距離が等しい場合に比べて、ソース、ゲート間の抵抗
を下げ、ドレイン、ゲート間の耐圧を上げることができ
る。

【００４１】上記第１および第２の実施の形態では、Ｇ
ａＡｓを基板とするＭＥＳＦＥＴに付いて述べたが、本
発明の適用は、ＧａＡｓに限られたものではなく、ほか
の化合物半導体素材、例えば、ＩｎＰ、ＩｎＡｓ、Ｉｎ
Ｓｂ、ＧａＳｂ、ＧａＰ、ＳｉＧｅ等を用いてもよい。
さらに、半導体基板上に形成されたエピタキシャル成長
半導体膜、例えば、上記の２元系化合物のほかに、３族
元素としてのＧａ、Ａｌ、Ｉｎ、５族元素としてのＡ
ｓ、Ｐ、Ｓｂの組み合わせによる、３元系、４元系の素
材を用いたものであっても有効であることは言うまでも
ない。

【００４２】また、イオン注入により、チャネル、ソー
ス、ドレイン領域を形成する場合について説明したが、
本発明の適用はこれに限るものではなく、エピタキシャ
ル成長法、熱拡散法、固相拡散法等を用いてチャネル、
ソース、ドレイン各領域を形成してもよい。

【００４３】

【発明の効果】本発明のＭＥＳＦＥＴの製造方法によれ
ば、特性の揃ったしかもオーミック特性の良いＭＥＳＦ
ＥＴを容易に得ることができる。また、本発明の製造方
法によって得られたＭＥＳＦＥＴでは、安定した特性お
よび高信頼性を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＭＥＳＦＥＴ
の製造工程断面図である。

【図２】本発明の第２の実施の形態に係るＭＥＳＦＥＴ
の要部の製造工程断面図である。

【図３】従来のＭＥＳＦＥＴの製造工程断面図である。

【符号の説明】

１１、３１・・・ＧａＡｓ基板１４、３４・・・チャネル領域１３、３３・・・ドレイン領域１２、３２・・・ソース領域１６、３６・・・ドレイン電極１５、３５・・・ソース電極１７・・・窒化珪素膜１８、３８・・・サイドウォール１９、３９・・・二酸化珪素膜３７・・・ポリイミド膜２０、４０・・・レジスト膜２１、２１１、４１・・・開口部２３１、４３１・・・ゲート電極用金属２３、４３・・・ゲート電極２２、４２・・・リセスエッチング溝２４、４４・・・保護膜

Claims

【特許請求の範囲】

【請求項１】化合物半導体基板と、前記化合物半導体
基板の一主面上に形成されたチャネル領域と、前記チャ
ネル領域の一端に接して前記化合物半導体基板の一主面
上に形成されたソース領域と、前記チャネル領域の他端
に接して前記化合物半導体基板の一主面上に形成された
ドレイン領域と、前記ソース領域上に形成されたソース
電極と、前記ドレイン領域上に形成されたドレイン電極
と、前記ソース電極側壁および前記ドレイン電極側壁に
それぞれ形成された窒化珪素よりなるサイドウォール
と、前記チャネル領域に、前記サイドウォールをマスク
としてエッチング形成されたリセスエッチング溝と、前
記リセスエッチング溝内に形成されたゲート電極と、前
記各電極、前記サイドウォールおよび前記リセスエッチ
ング溝表面を覆って形成された窒化珪素よりなる保護膜
とを具備したことを特徴とする半導体装置。
【請求項２】化合物半導体基板の一主面上に、ソース
領域およびドレイン領域を互いに離間形成し、このソー
スおよびドレイン領域間に、チャネル領域を前記ソース
およびドレイン領域とそれぞれ接して形成する工程と、
前記ソース領域および前記ドレイン領域上にソース電極
およびドレイン電極をそれぞれ形成する工程と、前記各
電極および前記チャネル領域を含む前記半導体基板上に
窒化珪素膜を形成する工程と、前記窒化珪素膜をエッチ
バックし前記ソース電極、および前記ドレイン電極の側
壁に窒化珪素膜よりなるサイドウォールをそれぞれ形成
する工程と、前記各電極、前記サイドウォールおよび前
記チャネル領域を含む前記化合物半導体基板上に前記サ
イドウォールと材質の異なる絶縁膜を形成する工程と、
前記絶縁膜上にレジスト膜を形成した後、前記レジスト
膜をパターニングし、前記チャネル領域上の前記レジス
ト膜部分に開口部を形成する工程と、次に、前記開口部
からエッチング材料を導入し、前記サイドウォールが露
出するまで前記絶縁膜をエッチング除去する工程と、前
記絶縁膜のエッチング除去工程後、前記チャネル領域表
面をエッチングしてリセスエッチング溝を形成する工程
と、前記レジスト膜をマスクとし、前記リセスエッチン
グ溝表面にゲート電極を形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
【請求項３】前記ゲート電極形成工程後、前記各電
極、前記サイドウォールおよび前記リセスエッチング溝
を含む、前記化合物半導体基板を覆って、絶縁保護膜を
形成する工程を具備したことを特徴とする請求項２に記
載の半導体装置の製造方法。
【請求項４】前記サイドウォールと前記保護膜とが、
同一材料からなることを特徴とする請求項３に記載の半
導体装置の製造方法。
【請求項５】前記サイドウォールと前記保護膜とが、
窒化珪素からなることを特徴とする請求項４に記載の半
導体装置の製造方法。