JPS5961167A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5961167A JPS5961167A JP57172014A JP17201482A JPS5961167A JP S5961167 A JPS5961167 A JP S5961167A JP 57172014 A JP57172014 A JP 57172014A JP 17201482 A JP17201482 A JP 17201482A JP S5961167 A JPS5961167 A JP S5961167A
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- JP
- Japan
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- region
- layer
- semiconductor
- type
- gaas
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- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/05—Manufacture or treatment characterised by using material-based technologies using Group III-V technology
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0163—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including enhancement-mode IGFETs and depletion-mode IGFETs
Landscapes
- Element Separation (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、エンハンスメン！・・モード型素子及びディ
プレッション・モード型素子を有する所謂Ｅ ／ Ｄ構
成の半導体装置を製造する方法の改良に関する。
プレッション・モード型素子を有する所謂Ｅ ／ Ｄ構
成の半導体装置を製造する方法の改良に関する。
従来技術と問題点
従来、既知であるように、Ｅ／Ｄ構成の半導体装置では
、同一半導体基板上にしきい値電圧を異にする素子を形
成しなけれはならない。
、同一半導体基板上にしきい値電圧を異にする素子を形
成しなけれはならない。
斯かる半導体装置を製造するには、エンハンスメント・
モード型素子用の例えばヘテロ接合を有する半導体基板
を使用し、該半導体基板を選択的テロ接合を構成する半
導体層を成長させてＥ／Ｄ各領域を得るようにしている
。
モード型素子用の例えばヘテロ接合を有する半導体基板
を使用し、該半導体基板を選択的テロ接合を構成する半
導体層を成長させてＥ／Ｄ各領域を得るようにしている
。
この場合、Ｅ／Ｄ各領域が同一基板上に形成されている
ことから、アイソレーションが不完全であることが多か
った。また、リセスの深さに依ってはへテロ接合のＡｌ
ＧａＡｓ層が最表面に存在し、ディプレッション・モー
ド型素子用領域を成与えていた。
ことから、アイソレーションが不完全であることが多か
った。また、リセスの深さに依ってはへテロ接合のＡｌ
ＧａＡｓ層が最表面に存在し、ディプレッション・モー
ド型素子用領域を成与えていた。
発明の目的
本発明は、Ｅ／Ｄ構成の半導体装置を製造するとして優
れた結晶性を有する半導体領域が得られるようにするも
のである。
れた結晶性を有する半導体領域が得られるようにするも
のである。
発明の構成
本発明は、エンハンスメント・モード型素子用へテロ接
合半導体基板を用い、エンハンスメント・モード型素子
用領域をマスキングした後、イオン注入法に依っ、てア
イソレーション領域を形成する。
合半導体基板を用い、エンハンスメント・モード型素子
用領域をマスキングした後、イオン注入法に依っ、てア
イソレーション領域を形成する。
このイオン注入法に依る素子間分離は次のディプレッシ
ョン・モード型素子用結晶成長時の温度ゴＳ（Ｔ”５＝
５００〜７０Ｍ”Ｃ））に充分耐えるものである。
ョン・モード型素子用結晶成長時の温度ゴＳ（Ｔ”５＝
５００〜７０Ｍ”Ｃ））に充分耐えるものである。
従って、イオン注入法に依るアイソレーション領域を形
成した後、ディプレッション・モード型素子用へテロ接
合或いはＧａＡｓ−ＭＥｓ−ＦＥ′ｒ構造を形成するこ
とができる。また、この形成時には、最表面にＧａＡｓ
が露出している為、同種のＧａＡｓを成長させる際、結
晶成長がスムーズに開始され、ヘテロ構造、ＭＥＳ−Ｆ
ＢＴ構造のいずれに対しても、結晶性が優れた半導体層
をエピタキシャル成長させることができる。
成した後、ディプレッション・モード型素子用へテロ接
合或いはＧａＡｓ−ＭＥｓ−ＦＥ′ｒ構造を形成するこ
とができる。また、この形成時には、最表面にＧａＡｓ
が露出している為、同種のＧａＡｓを成長させる際、結
晶成長がスムーズに開始され、ヘテロ構造、ＭＥＳ−Ｆ
ＢＴ構造のいずれに対しても、結晶性が優れた半導体層
をエピタキシャル成長させることができる。
発明の実施例
第１図乃至第５図は本発明−実施例を解説する為の工程
要所に於りる半導体装置の要部切断側面図であり、以下
これ等の図面を参照しつつ説明する。
要所に於りる半導体装置の要部切断側面図であり、以下
これ等の図面を参照しつつ説明する。
第１図参照
■ 半絶縁性ＧａＡｓ基板１にＭＢＥ （Ｍｏ Ｉ ６
ｃｕｌａｒ Ｂｅａｍ ＥｐｉＬａｘｙ）法或いは
ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ ｐｅｐｏｓｉｔｉｏｎ
）法等を適用して厚さ例えば３００−０（人）のアンド
ープＧａＡｓ活性Ｎ２、厚さ例えば５００〔人〕のｎ型
ＡｌＧａＡｓ層３、厚さ例えば３００”〔人〕のｎ ！
！！ Ｇ ａ Ａ ｓ層４をエピタキシャル成長させる
。尚、ｎ型ＡｌＧａＡｓ層３とｎ型ＧａＡｓ層４とはへ
テロ接合を形成し、その不純物濃度はＩ Ｘ １０ＩＢ
［ｃｍ−３］程度である。マタ、ＥＲはエンハンスメン
ト・モード型素子用領域、ＤＲはディプレッション・モ
ート型素子用領域をそれぞれ示している。
ｃｕｌａｒ Ｂｅａｍ ＥｐｉＬａｘｙ）法或いは
ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅ
ｍｉｃａｌ Ｖａｐｏｕｒ ｐｅｐｏｓｉｔｉｏｎ
）法等を適用して厚さ例えば３００−０（人）のアンド
ープＧａＡｓ活性Ｎ２、厚さ例えば５００〔人〕のｎ型
ＡｌＧａＡｓ層３、厚さ例えば３００”〔人〕のｎ ！
！！ Ｇ ａ Ａ ｓ層４をエピタキシャル成長させる
。尚、ｎ型ＡｌＧａＡｓ層３とｎ型ＧａＡｓ層４とはへ
テロ接合を形成し、その不純物濃度はＩ Ｘ １０ＩＢ
［ｃｍ−３］程度である。マタ、ＥＲはエンハンスメン
ト・モード型素子用領域、ＤＲはディプレッション・モ
ート型素子用領域をそれぞれ示している。
第２図参照
■ エンハンスメント・モート型素子用ｆａ Ｊｆｉ
Ｅ Ｒを保護する為のマスク膜５を形成する。マスク吠
５としては二酸化シリコン（３１０２）膜（或Ｇ）はＳ
ｉＮ膜、ＡＩＮ膜）＋１’ｉ／ΔＵ等を使用することが
できる。
Ｅ Ｒを保護する為のマスク膜５を形成する。マスク吠
５としては二酸化シリコン（３１０２）膜（或Ｇ）はＳ
ｉＮ膜、ＡＩＮ膜）＋１’ｉ／ΔＵ等を使用することが
できる。
■ Ｍ素（０）イオンをイオン注入してディプレッショ
ン・モート型素子用領域を絶縁化する。０イオンをイオ
ン注入する条件は次の通りである。
ン・モート型素子用領域を絶縁化する。０イオンをイオ
ン注入する条件は次の通りである。
加速電圧：１．３０１：ＫｅＶ）
１・−ズＷ ： ］ Ｏ’４ （ｃｍ−２）尚、酸素
に代えてプロＩ・ンをイオン注入しても同効である。
に代えてプロＩ・ンをイオン注入しても同効である。
第３図参照
■ 例えば化学気相堆積法（ＣＶＤ法）を適用して例え
ば二酸化シリコン膜からなる選択成長用マスク膜６を形
成する。
ば二酸化シリコン膜からなる選択成長用マスク膜６を形
成する。
■ 通禽のフォト・リソグラフィ技術Ｇこて選択成長用
マスク膜６のパターニングを行なし）、ディ７゜レソシ
ョン・モード型素子用領域ＤＲ上Ｇこ開口を形成する。
マスク膜６のパターニングを行なし）、ディ７゜レソシ
ョン・モード型素子用領域ＤＲ上Ｇこ開口を形成する。
■ ＭＢＥ法或いはＭＯＣＶＤ法等の技法を適用してデ
ィプレッション・モード型素子用領域として好適な不純
物濃度プロファイルを有するＧａＡｓ層或いはへテロ接
合層等の半導体層７を形成する。この時、 ＧａＡｓ層であれば、 厚さ：例えば０．１ 〔μｍ〕 不純物濃度： 例エバ１ 、８ ｘ １０ ’？ （
Ｃｍ−３）であり、 ヘテロ接合層であれば、ｎ型ＱａＡｓ層４Ｇこ近し１側
から、 アン−トープＧａＡｓ層 厚さ：例えば１０００ （入〕 ｎ型ＡｌＧａＡｓ層 厚さ：例えば６００ 〔入〕 不純物濃度：例えばＩ Ｘ ｌ Ｏ” （ｃｍ−３）ｎ
型ＱａＡ、ｓ屓 厚さ：例えば３００１：人〕 不純物濃度：例えばＩ Ｘ １０１８（ｃｍ””）であ
る。
ィプレッション・モード型素子用領域として好適な不純
物濃度プロファイルを有するＧａＡｓ層或いはへテロ接
合層等の半導体層７を形成する。この時、 ＧａＡｓ層であれば、 厚さ：例えば０．１ 〔μｍ〕 不純物濃度： 例エバ１ 、８ ｘ １０ ’？ （
Ｃｍ−３）であり、 ヘテロ接合層であれば、ｎ型ＱａＡｓ層４Ｇこ近し１側
から、 アン−トープＧａＡｓ層 厚さ：例えば１０００ （入〕 ｎ型ＡｌＧａＡｓ層 厚さ：例えば６００ 〔入〕 不純物濃度：例えばＩ Ｘ ｌ Ｏ” （ｃｍ−３）ｎ
型ＱａＡ、ｓ屓 厚さ：例えば３００１：人〕 不純物濃度：例えばＩ Ｘ １０１８（ｃｍ””）であ
る。
尚、この成長を行なう際、ｎ型ＧａＡｓ層４の露出され
ている表面を僅かにエツチングしても良い。また、イオ
ン注入に依り絶縁化した部分は半導体層７を成長さ−ｌ
る温度−ＦＳ（５００〜７００（’Ｃ））に充分に耐え
ることができる。これについては、後に詳記する。
ている表面を僅かにエツチングしても良い。また、イオ
ン注入に依り絶縁化した部分は半導体層７を成長さ−ｌ
る温度−ＦＳ（５００〜７００（’Ｃ））に充分に耐え
ることができる。これについては、後に詳記する。
第４図参照
■ 通雷のフォト・リソグラフィ技術にて半導体ｆｔ７
のパターニングを行ないディプレッション・モード型素
子用領域にのみ残留させ他を除去する。
のパターニングを行ないディプレッション・モード型素
子用領域にのみ残留させ他を除去する。
半導体層７ば選択成長用マスク膜６上では多結晶になっ
ているからエツチング等で簡単に除去することができ、
この工程でディプレッション・モード型素子用として残
される半導体Ｎ７が劣化することはない。
ているからエツチング等で簡単に除去することができ、
この工程でディプレッション・モード型素子用として残
される半導体Ｎ７が劣化することはない。
■ 選択成長用マスク膜６及びマスク膜５を除去する。
このようにして得られたエンハンスメント・モート型素
子用領域ＥＲとディプレッション・モート型素子用領ｉ
ＤＲとは完全に絶縁されている。
子用領域ＥＲとディプレッション・モート型素子用領ｉ
ＤＲとは完全に絶縁されている。
第５図参照
■ 全面に例えば二酸化シリコンからなる絶縁膜８を形
成する。
成する。
［相］・ 絶縁膜８をパターニングして電極コンタクト
窓を形成してからソース電極Ｓ、トレイン電極Ｄ、ゲー
ト電極Ｇを形成する。ゲート電極Ｇとしては例えばＴ
ｉ ／ Ｐ ｔ ／ Ａ ＩＪを用いて良い。
窓を形成してからソース電極Ｓ、トレイン電極Ｄ、ゲー
ト電極Ｇを形成する。ゲート電極Ｇとしては例えばＴ
ｉ ／ Ｐ ｔ ／ Ａ ＩＪを用いて良い。
第６図は、イオン注入法にて絶縁化した部分がアニール
、例えば、ディプレッション・モート型素子型素子用の
半導体層７を成長させる際の加熱で抵抗値がどのように
変化するかを示すものであり、縦軸に熱処理前後に於け
る規格化された抵抗比を、横軸に酸素イオンのドーズ量
を採っである。
、例えば、ディプレッション・モート型素子型素子用の
半導体層７を成長させる際の加熱で抵抗値がどのように
変化するかを示すものであり、縦軸に熱処理前後に於け
る規格化された抵抗比を、横軸に酸素イオンのドーズ量
を採っである。
この時の条件は次の通りである。
半導体層７：ヘテロ接合を有する
酸素イオンの加速電圧：１３０ＣＫｅＶ３加熱時間＝２
０〔分〕 ：トヤソプ：ＡＩＮ 図から判るように、５００〜７００（’Ｃ）程度の温度
には充分耐えることができる。
０〔分〕 ：トヤソプ：ＡＩＮ 図から判るように、５００〜７００（’Ｃ）程度の温度
には充分耐えることができる。
発明の効果
本発明に依れば、ＧａＡＳ系化合物半導体を使用してＥ
／ ｌ）構成の半導体装置を製造する際、基板（或い
は半導体層）にエンハンスメント・モード型素子用領域
を形成する為の半導体層をエピタキシャル成長させ、次
に、該エンハンスメント・モード型素子用領域を形成す
る予定の領域」二をマスク膜で覆ってから酸素イオンや
プＬ１トンを注入してティプレッション・モート型素子
用領域を形成する予定の領域の絶縁化を行ない、その十
にディプＬ／ ソション・モート型素子用領域を形成す
る為の２１′導体層をエピタキシャル成長させるように
しているので、エンハンスメント・モード型素子用領域
とティプレッション・モート型素子用領域とは完全に絶
縁分離され、また、エンハンスメント・モート型素子用
領域の結晶性は勿論のこと、ディプレッション・モード
型素子用領域の結晶性も良好であるから優れたＥ／Ｄ構
成の半導体装置を得ることができる。
／ ｌ）構成の半導体装置を製造する際、基板（或い
は半導体層）にエンハンスメント・モード型素子用領域
を形成する為の半導体層をエピタキシャル成長させ、次
に、該エンハンスメント・モード型素子用領域を形成す
る予定の領域」二をマスク膜で覆ってから酸素イオンや
プＬ１トンを注入してティプレッション・モート型素子
用領域を形成する予定の領域の絶縁化を行ない、その十
にディプＬ／ ソション・モート型素子用領域を形成す
る為の２１′導体層をエピタキシャル成長させるように
しているので、エンハンスメント・モード型素子用領域
とティプレッション・モート型素子用領域とは完全に絶
縁分離され、また、エンハンスメント・モート型素子用
領域の結晶性は勿論のこと、ディプレッション・モード
型素子用領域の結晶性も良好であるから優れたＥ／Ｄ構
成の半導体装置を得ることができる。
第１図乃至＄５図は本発明一実施例を説明する為の工程
要所に於ける半導体装置の要部切断側面図、第６図は絶
縁化の為のイオン注入を行なった後のアイソレーション
・アニール効果を説明する為の線図である。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はアンドー
プＧａＡｓ活性層、３はｎ型ΔＩＧａＡＳ層、４はｎ型
ＧａＡｓ層、５はマスク層、６は選択成長用マスク膜、
７は半導体層、８は絶縁膜、ＥＲはエンハンスメント・
モード型素子用領域、ＤＲはディプレッション・モード
型素子用領域、Ｓはソース電極、Ｄはドレイン電極、Ｇ
はゲート電極そある。 第 １ 図 ＥＲＤ尺 ５ 第２図 ＥＲＤＲ 〜 （第 ３ 図 ＥＲＤβ 第 ４ 図 Ｅグ Ｄ、Ｒ
要所に於ける半導体装置の要部切断側面図、第６図は絶
縁化の為のイオン注入を行なった後のアイソレーション
・アニール効果を説明する為の線図である。 図に於いて、１は半絶縁性ＧａＡｓ基板、２はアンドー
プＧａＡｓ活性層、３はｎ型ΔＩＧａＡＳ層、４はｎ型
ＧａＡｓ層、５はマスク層、６は選択成長用マスク膜、
７は半導体層、８は絶縁膜、ＥＲはエンハンスメント・
モード型素子用領域、ＤＲはディプレッション・モード
型素子用領域、Ｓはソース電極、Ｄはドレイン電極、Ｇ
はゲート電極そある。 第 １ 図 ＥＲＤ尺 ５ 第２図 ＥＲＤＲ 〜 （第 ３ 図 ＥＲＤβ 第 ４ 図 Ｅグ Ｄ、Ｒ
Claims (1)
- ＧａＡｓ系の化合物半導体を用いたＥ／Ｄ構成の半導体
装置を製造するシこ際し、基板（或いは半導体層）にエ
ンハンスメント・モード型素子用領域を形成する為の半
導体層を形成し、次Ｇこ、前記半導体層のディプレッシ
ョン・モード型素子用領域の形成予定領域を絶縁化し、
次に、該ディプレッション・モード型素子用領域の形成
予定領域にディプレッション・モード型素子用領域を形
成する為の半導体層を形成する工程が含まれてなること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172014A JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172014A JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961167A true JPS5961167A (ja) | 1984-04-07 |
| JPH0263309B2 JPH0263309B2 (ja) | 1990-12-27 |
Family
ID=15933924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172014A Granted JPS5961167A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961167A (ja) |
-
1982
- 1982-09-30 JP JP57172014A patent/JPS5961167A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0263309B2 (ja) | 1990-12-27 |
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