JPH0263310B2 - - Google Patents
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- JPH0263310B2 JPH0263310B2 JP56192539A JP19253981A JPH0263310B2 JP H0263310 B2 JPH0263310 B2 JP H0263310B2 JP 56192539 A JP56192539 A JP 56192539A JP 19253981 A JP19253981 A JP 19253981A JP H0263310 B2 JPH0263310 B2 JP H0263310B2
- Authority
- JP
- Japan
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- conductivity type
- concentration
- low concentration
- drain
- gate
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- Expired - Lifetime
Links
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- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
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- 229920005591 polysilicon Polymers 0.000 description 4
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- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明の絶縁基板上の導伝型が異なる２種類の
半導体の組み合わせで、ゲート電極は見かけ上１
つであるにもかかわらず、制御信号の与え方によ
つて選択的に書き込み、読み出しが出来るメモリ
ー機能を有するMOSデバイスに関するものであ
る。制御信号により回路の状態をセツトする方式
は、フリツプフロツプ回路として従来から良く知
られている。通常のフリツプフロツプは５〜６ケ
のトランジスタあるいは抵抗等で構成されるが、
これらを集積して大規模メモリー等を構成しよう
とした場合、より素子数が少ないことが望まし
い。単なるメモリーとしては、トランジスタとキ
ヤパシタンスを各１ケ使用したセルが最も単純で
あるが、読み出しが破壊的であるという欠点があ
る。読み出しが非破壊で、かつ選択的に書き込み
と読み出しが可能なセルで、現在最も素子数が少
ないのは、トランジスタを３個使用したダイトミ
ツクタイプのフリツプフロツプである。
半導体の組み合わせで、ゲート電極は見かけ上１
つであるにもかかわらず、制御信号の与え方によ
つて選択的に書き込み、読み出しが出来るメモリ
ー機能を有するMOSデバイスに関するものであ
る。制御信号により回路の状態をセツトする方式
は、フリツプフロツプ回路として従来から良く知
られている。通常のフリツプフロツプは５〜６ケ
のトランジスタあるいは抵抗等で構成されるが、
これらを集積して大規模メモリー等を構成しよう
とした場合、より素子数が少ないことが望まし
い。単なるメモリーとしては、トランジスタとキ
ヤパシタンスを各１ケ使用したセルが最も単純で
あるが、読み出しが破壊的であるという欠点があ
る。読み出しが非破壊で、かつ選択的に書き込み
と読み出しが可能なセルで、現在最も素子数が少
ないのは、トランジスタを３個使用したダイトミ
ツクタイプのフリツプフロツプである。
そこで、さらに素子数の少ない回路について考
える。第１図に示す回路では、ｎチヤネルMOS
トランジスタの基板がＰチヤネルMOSトランジ
スタのソースに接続されており、ノード４を形成
している。又、両トランジスタのゲートが互いに
接続されて端子６を形成している。Ｐチヤネルト
ランジスタの基板５はフロート又は接地されてい
るとする。この回路で、先ず、端子１，２を接地
し端子６に負電圧を印加するとＰチヤネルトラン
ジスタがオン状態となり、端子３を接地するか負
電圧を印加するかによつてノード４の電位も接地
電位か、あるいはある定つた負電位になる。も
し、端子６が接地されているとＰチヤネルトラン
ジスタはオス状態なので、端子３の電位にかかわ
らずノード４は前の状態を保つことになる。次に
端子６に正電圧を印加すると、Ｐチヤネルトラン
ジスタはオフ状態でｎチヤネルトランジスタがオ
ン状態になる。このときｎチヤネルトランジスタ
のオン抵抗は端子６に一定の正電圧を与えても、
ノード４の電位によつて異なるので、先り述べた
方法でノード４の電位を決めておけば、ｎチヤネ
ルトランジスタのオン抵抗を記憶できることにな
る。この様な回路では、ノード４の電位は端子６
が負になつた時だけ端子３でコントロールできる
という選択性があり、また、ｎチヤネルトランジ
スタのオン抵抗は、端子１，２に電位差を与え、
さらに端子６が正に印加される時のみ、外部にオ
ン電流として選択的に、しかも非破壊的に読み出
すことができる。ここでｎチヤネルとＰチヤネル
トランジスタを逆転させ、各端子に与える電圧の
極性を逆にしても当然同様の動作をさせることが
できる。従つて、本発明の目的は前記等価回路を
見かけ上１つのゲートで実現し、より小さな占有
面積でありながら制御信号によつて選択的に情報
を書き込み、しかも非破壊で読み出す様なメモリ
ー機能を有するMOSデバイスを提供することに
ある。
える。第１図に示す回路では、ｎチヤネルMOS
トランジスタの基板がＰチヤネルMOSトランジ
スタのソースに接続されており、ノード４を形成
している。又、両トランジスタのゲートが互いに
接続されて端子６を形成している。Ｐチヤネルト
ランジスタの基板５はフロート又は接地されてい
るとする。この回路で、先ず、端子１，２を接地
し端子６に負電圧を印加するとＰチヤネルトラン
ジスタがオン状態となり、端子３を接地するか負
電圧を印加するかによつてノード４の電位も接地
電位か、あるいはある定つた負電位になる。も
し、端子６が接地されているとＰチヤネルトラン
ジスタはオス状態なので、端子３の電位にかかわ
らずノード４は前の状態を保つことになる。次に
端子６に正電圧を印加すると、Ｐチヤネルトラン
ジスタはオフ状態でｎチヤネルトランジスタがオ
ン状態になる。このときｎチヤネルトランジスタ
のオン抵抗は端子６に一定の正電圧を与えても、
ノード４の電位によつて異なるので、先り述べた
方法でノード４の電位を決めておけば、ｎチヤネ
ルトランジスタのオン抵抗を記憶できることにな
る。この様な回路では、ノード４の電位は端子６
が負になつた時だけ端子３でコントロールできる
という選択性があり、また、ｎチヤネルトランジ
スタのオン抵抗は、端子１，２に電位差を与え、
さらに端子６が正に印加される時のみ、外部にオ
ン電流として選択的に、しかも非破壊的に読み出
すことができる。ここでｎチヤネルとＰチヤネル
トランジスタを逆転させ、各端子に与える電圧の
極性を逆にしても当然同様の動作をさせることが
できる。従つて、本発明の目的は前記等価回路を
見かけ上１つのゲートで実現し、より小さな占有
面積でありながら制御信号によつて選択的に情報
を書き込み、しかも非破壊で読み出す様なメモリ
ー機能を有するMOSデバイスを提供することに
ある。
本発明のMOSデバイスは、絶縁基板上に形成
した島状半導体層の相離した少くとも２つの部位
に高濃度第１導伝型部を設けてソース・ドレイン
となし、これら少なくとも２つの部位に高濃度第
１導伝型部を設けてソース・ドレインとなし、こ
れら少くとも２つの高濃度第１導電型部にはさま
れた部位およびこの部位から延在する少くとも一
部の部位を中濃度第２導伝型となし、この中濃度
第２導伝型部の延在部に続けて第１導伝型もしく
は第２導伝型の低濃度部を設け、この低濃度部に
続けてこの低濃度部をはさむように前記中濃度第
２導伝型部と向い合うように高濃度第２導伝型部
を設けてソース・ドレインとなし、前記中濃度第
２導電型部上及び前記低濃度部上を覆う部位にゲ
ート絶縁膜を設け、さらにこのゲート絶縁膜上に
１つのゲート電極を設けて前記２つの高濃度第１
導伝型部にはさまれた部位の中濃度第２導伝型部
及び前記低濃度部を共通駆動する２つのチヤネル
となしたことを特徴としている。
した島状半導体層の相離した少くとも２つの部位
に高濃度第１導伝型部を設けてソース・ドレイン
となし、これら少なくとも２つの部位に高濃度第
１導伝型部を設けてソース・ドレインとなし、こ
れら少くとも２つの高濃度第１導電型部にはさま
れた部位およびこの部位から延在する少くとも一
部の部位を中濃度第２導伝型となし、この中濃度
第２導伝型部の延在部に続けて第１導伝型もしく
は第２導伝型の低濃度部を設け、この低濃度部に
続けてこの低濃度部をはさむように前記中濃度第
２導伝型部と向い合うように高濃度第２導伝型部
を設けてソース・ドレインとなし、前記中濃度第
２導電型部上及び前記低濃度部上を覆う部位にゲ
ート絶縁膜を設け、さらにこのゲート絶縁膜上に
１つのゲート電極を設けて前記２つの高濃度第１
導伝型部にはさまれた部位の中濃度第２導伝型部
及び前記低濃度部を共通駆動する２つのチヤネル
となしたことを特徴としている。
以下に本発明の典型的な一実施例につき、その
構造と動作原理について説明する。この実施例で
は第１導伝型半導体にｎ型第２導伝型半導体にＰ
型を仮定するか、逆の場合も印加電圧の極性がか
わるだけで動作は全く同じであり、これも当然本
発明に含まれる。
構造と動作原理について説明する。この実施例で
は第１導伝型半導体にｎ型第２導伝型半導体にＰ
型を仮定するか、逆の場合も印加電圧の極性がか
わるだけで動作は全く同じであり、これも当然本
発明に含まれる。
第２図に本発明のMOSデバイス平面図を製造
工程順に追つて示す。
工程順に追つて示す。
第２図ａは、絶縁基板上のＴ字型真性島状シリ
コン全体に1011ケ／cm2程度のボロンをイオン注入
した後、レジストをマスクとして1013ケ／cm2程度
のボロンをイオン注入して低濃度のボロンドープ
領域１５と普通濃度のボロンドープ領域１４を形
成したところである。第２図ｂは薄いゲート酸化
膜を島状シリコンの全面に成長させ、CVDポリ
シリコンを約4000Åたい積した後、リンを
1018ケ／cm2程度イオン注入し、しかる後にエツチ
ングでゲート電極１６を形成した所である。
コン全体に1011ケ／cm2程度のボロンをイオン注入
した後、レジストをマスクとして1013ケ／cm2程度
のボロンをイオン注入して低濃度のボロンドープ
領域１５と普通濃度のボロンドープ領域１４を形
成したところである。第２図ｂは薄いゲート酸化
膜を島状シリコンの全面に成長させ、CVDポリ
シリコンを約4000Åたい積した後、リンを
1018ケ／cm2程度イオン注入し、しかる後にエツチ
ングでゲート電極１６を形成した所である。
第２図ｃはCVD酸化膜等をマスクとしてリン
を５×1015／cm2程度注入して、ソース・ドレイン
領域１１，１２を形成し、さらにCVD酸化膜等
を利用してボロンを５×1015／cm2程度注入してコ
ントロール端子１３を形成した所である。このあ
と、ソース１１、ドレイン１２、コントロール端
子１３及びゲート１６に各々メタル配線１７を施
したものが、本発明のMOSデバイスとなる。こ
の様にして完成した所を、一部切り欠いた断面図
として第３図に示す。この様な構造のMOSデバ
イスに於いては高濃度のｎ型領域１１，１２をソ
ース・ドレインとし、普通濃度のＰ型領域１４を
基板とし、高濃度ｎ型ポリシリコン１６をゲート
としたｎチヤネルMOSトランジスタが形成され
ており、高濃度のＰ型領域１３と普通濃度のＰ型
領域１４をソース・ドレインとし、低濃度のＰ型
領域１５を基板とし、高濃度ｎ型ポリシリコン１
６をゲートとしたＰチヤネルMOSトランジスタ
が形成されているとみなせる。ＰチヤネルMOS
トランジスタはゲートがｎ型でしかも、絶縁基板
上に形成されているので、閾値はφV以下のエン
ハンス型の動作をする。従つてこのデバイスは第
１図の回路を見かけ上１つのゲートで、しかもコ
ンパクトに実現していることになり、先に述べた
動作方法により選択的に情報を書き込み、しかも
非破壊で読み出すことができる。
を５×1015／cm2程度注入して、ソース・ドレイン
領域１１，１２を形成し、さらにCVD酸化膜等
を利用してボロンを５×1015／cm2程度注入してコ
ントロール端子１３を形成した所である。このあ
と、ソース１１、ドレイン１２、コントロール端
子１３及びゲート１６に各々メタル配線１７を施
したものが、本発明のMOSデバイスとなる。こ
の様にして完成した所を、一部切り欠いた断面図
として第３図に示す。この様な構造のMOSデバ
イスに於いては高濃度のｎ型領域１１，１２をソ
ース・ドレインとし、普通濃度のＰ型領域１４を
基板とし、高濃度ｎ型ポリシリコン１６をゲート
としたｎチヤネルMOSトランジスタが形成され
ており、高濃度のＰ型領域１３と普通濃度のＰ型
領域１４をソース・ドレインとし、低濃度のＰ型
領域１５を基板とし、高濃度ｎ型ポリシリコン１
６をゲートとしたＰチヤネルMOSトランジスタ
が形成されているとみなせる。ＰチヤネルMOS
トランジスタはゲートがｎ型でしかも、絶縁基板
上に形成されているので、閾値はφV以下のエン
ハンス型の動作をする。従つてこのデバイスは第
１図の回路を見かけ上１つのゲートで、しかもコ
ンパクトに実現していることになり、先に述べた
動作方法により選択的に情報を書き込み、しかも
非破壊で読み出すことができる。
以上の説明では、説明の便宜上典型的で、しか
も簡単な一実施例についてのみ述べて来たが、本
発明は、この様な実施例のみに限定されるもので
はない。たとえば、第２図ｃの低濃度のＰ型領域
は請求の範囲で示した様に低濃度のｎ型あるいは
π型でも良い。
も簡単な一実施例についてのみ述べて来たが、本
発明は、この様な実施例のみに限定されるもので
はない。たとえば、第２図ｃの低濃度のＰ型領域
は請求の範囲で示した様に低濃度のｎ型あるいは
π型でも良い。
第１図は本発明のデバイスの等価回路を示して
おり、第２図ａ，ｂ，ｃは本発明のデバイス構造
を製造工程を追つて説明したものであり、第３図
は典型的な一実施例につき３次元的にその構造を
示したものである。図中の記号は、それぞれ次の
ものに対応する。 １……ｎチヤネルMOSトランジスタのドレイ
ン、２……ｎチヤネルMOSトランジスタのソー
ス、３……ＰチヤネルMOSトランジスタのドレ
イン、４……ｎチヤネルMOSトランジスタの基
板とＰチヤネルMOSトランジスタのソースの接
続節点、５……ＰチヤネルMOSトランジスタの
基板、６……ｎチヤネルMOSトランジスタとＰ
チヤネルMOSトランジスタの各ゲートの接続節
点、１１……高濃度ｎ型領域、１２……高濃度ｎ
型領域、１３……高濃度Ｐ型領域、１４……普通
濃度Ｐ型領域、１５……低濃度Ｐ型領域、１６…
…ゲートポリシリコン、１７……メタル配線、１
８……サフアイア基板、１９……ゲート酸化膜。
おり、第２図ａ，ｂ，ｃは本発明のデバイス構造
を製造工程を追つて説明したものであり、第３図
は典型的な一実施例につき３次元的にその構造を
示したものである。図中の記号は、それぞれ次の
ものに対応する。 １……ｎチヤネルMOSトランジスタのドレイ
ン、２……ｎチヤネルMOSトランジスタのソー
ス、３……ＰチヤネルMOSトランジスタのドレ
イン、４……ｎチヤネルMOSトランジスタの基
板とＰチヤネルMOSトランジスタのソースの接
続節点、５……ＰチヤネルMOSトランジスタの
基板、６……ｎチヤネルMOSトランジスタとＰ
チヤネルMOSトランジスタの各ゲートの接続節
点、１１……高濃度ｎ型領域、１２……高濃度ｎ
型領域、１３……高濃度Ｐ型領域、１４……普通
濃度Ｐ型領域、１５……低濃度Ｐ型領域、１６…
…ゲートポリシリコン、１７……メタル配線、１
８……サフアイア基板、１９……ゲート酸化膜。
Claims (1)
- １ 絶縁基板上に形成した島状半導体層の相離し
た少くとも２つの部位に高濃度第１導伝型部を設
けてソース・ドレインとなし、これら少くとも２
つの高濃度第１導伝型部にはさまれた部位および
この部位から延在する少くとも一部の部位を中濃
度第２導伝型となし、この中濃度第２導伝型部の
延在部に続けて第１導伝型もしくは第２導伝型の
低濃度部を設け、この低濃度部に続けてこの低濃
度部をはさむように前記中濃度第２導伝型部と向
い合うように高濃度第２導伝型部を設けてソー
ス・ドレインとなし、前記中濃度第２導伝型部上
及び前記低濃度部上を覆う部位にゲート絶縁膜を
設け、さらに、このゲート絶縁膜上に１つのゲー
ト電極を設けて前記２つの高濃度第１導伝型部に
はさまれた部位の中濃度第２導伝型部及び前記低
濃度部を共通駆動する２つのチヤネルとなしたこ
とを特徴とするMOSデバイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192539A JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192539A JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893370A JPS5893370A (ja) | 1983-06-03 |
| JPH0263310B2 true JPH0263310B2 (ja) | 1990-12-27 |
Family
ID=16292952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192539A Granted JPS5893370A (ja) | 1981-11-30 | 1981-11-30 | Ｍｏｓデバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893370A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9183980B2 (en) | 2010-09-29 | 2015-11-10 | Siemens Aktiengesellschaft | Arrangement and method for the compensation of a magnetic unidirectional flux in a transformer core |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795394B2 (ja) * | 1985-03-12 | 1995-10-11 | 日本電気株式会社 | 半導体メモリセル |
| JPS6235559A (ja) * | 1985-08-09 | 1987-02-16 | Agency Of Ind Science & Technol | 半導体記憶装置 |
| JP4457209B2 (ja) * | 2002-04-10 | 2010-04-28 | セイコーインスツル株式会社 | 絶縁ゲート薄膜トランジスタとその制御方法 |
| JP4880867B2 (ja) * | 2002-04-10 | 2012-02-22 | セイコーインスツル株式会社 | 薄膜メモリ、アレイとその動作方法および製造方法 |
-
1981
- 1981-11-30 JP JP56192539A patent/JPS5893370A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9183980B2 (en) | 2010-09-29 | 2015-11-10 | Siemens Aktiengesellschaft | Arrangement and method for the compensation of a magnetic unidirectional flux in a transformer core |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5893370A (ja) | 1983-06-03 |
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