JPH0264597A - 表示データ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、表示データを発生する装置からディスプレ
イ装置へ転送される表示データの転送を制御する表−示
データ転送制御方式に関する。

（従来の技術） この種のメモリについては、本出願人による昭和６２年
４月１６日出願の特願昭６２−９２０２０号及び特願昭
第６２−９２０２１号、並びに昭和６２年１２月９日出
願の特願昭第６２−３０９４７５号に記載されているも
のがある。

このようなメモリが必要となる背景について説明する。

第２図はディスプレイ装置としてラスタ・スキャン形の
ＣＲＴディスプレイ装置により表示されるデータの転送
を制御する従来の表示データ転送制御方式を説明するブ
ロック図である。図において、２０１はディスプレイ・
データ生成部（ＶＧＤ）であり、特に図示していないが
、内蔵しているプロセッサにより、以下で説明するＣＲ
Ｔディスプレイ装置により表示されるビット並列のデー
タＶＤＧ　ＤＡＴＡを一定の周期で生成し、これも内蔵
しているリフレシュ・メモリを介して出力する機能を有
する。

２０２はディスプレイ・データ生成部２０１から出力さ
れるデータＶＤＧ　ＤＡＴＡをビット・シリアルの表示
データＶＩＤＥＯＤＡＴＡに変換するパラレル・シリア
ル変換部（Ｐ／Ｓ）である。２０３はパラレル・シリア
ル変換部２０２から出力される表示データＶＩＤＥＯＤ
ＡＴＡを表示するＣＲＴディスプレイ装置（ＣＲＴ）で
ある。

次に、第３図に示すタイムチャートを参照して第１図の
表示データ転送制御方式の動作を説明する。ディスプレ
イ・データ生成部２０１は、これに入力されている第３
図の■に示す表示期間識別信号ＤＳＰ−Ｐがハイ・レベ
ルとなるのに応答して、第３図の■に示す生成周期ＲＥ
Ｆ　ＣＹＣＬに従って動作する。各生成周期ＲＥＦ　Ｃ
ＹＣＬは、第３図の■に示すようにハイ・レベル及びロ
ー・レベルが２８０ｎｓで対称的な信号ＲＥＦＲＥＳＨ
−Ｎにより、描画可能期間ＴＭ、及び表示データ生成期
間ＴＤに区分される。

描画可能期間ＴＭは、信号ＲＥＦＲＥＳＨ−Ｎのハイ・
レベルに対応され、ディスプレイ・データ生成部２０１
内のリフレッシュ・メモリ（図示なし）の描画が可能な
期間であり、ディスプレイ・データ生成部２０１がデー
タＶＤＧ　ＤＡＴＡを生成しないアイドル・サイクルで
ある。

表示データ生成期間ＴＤは、信号ＲＥＦＲＥＳＨ−Ｎの
ロー・レベルに対応され、ディスプレイ・データ生成部
２０１内のアドレス生成部（図示なし）が発生するアド
レスＶＤＧ　ＡＤＨとしてリフレシュ・アト°レスＲＦ
ＡＯ１・・＋、　ＲＦＡｎ　（ｎ＝０〜ｎ）により、デ
ィスプレイ・データ生成部２０１内のりフレシュ・メモ
リをアクセスして、データＶＤＧ　ＤＡＴＡを出力する
期間である。

これによって、ディスプレイ・データ生成部２０１は表
示データ発生期間ＴＤで第３図の■に示すパラレル表示
データＲＤＯ１・・・、　ＲＤｎをパラレル・シリアル
変換部２０２に供給する。

パラレル・シリアル変換部２０２は、データＶＤＧＤＡ
ＴＡを第３図の■に示すロード信号ＰＳ−ＬＯＡＤ−Ｎ
によりロードし、パラレル・シリアル変換して、第３図
の■に斜線により示す期間で、表示データＶＩＤＥＯＤ
ＡＴＡをＣＲＴディスプレイ装置２０３に供給する。

描画可能期間ＴＭにおいて、ディスプレイ・データ生成
部２０１がリフレッシュ・メモリの描画を行なう「フラ
ッシュ・モード」のときは、ＣＲＴディスプレイ装置２
０３の画面が太き（なるのに従って、データＶＤＧ　Ｄ
ＡＴＡの転送速度を速くしなければならない。従って、
描画可能期間ＴＭが相対的に短いものになってしまう。

例えば、ＣＲＴディスプレイ装置２０３が横方向に１１
４８ドツト、及び縦方向に７５４ラスクにより画面を構
成する場合は、１水平走査時間Ｔｈが３０．２４μｓ、
１水平表示時間Ｔｈｄが２２、９６μｓとなる。しかし
、ディスプレイ・データ生成部２０１の生成周期ＲＥＦ
　ＣＹＣＬ、即ち１表示データ転送期間（５６０ｎｓ）
に例えば１４ビツトのデータＶＤＧ　ＤＡＴＡをパラレ
ル・シリアル変換部２０２に供給しなければならない。

従って、ＣＲＴディスプレイ装置２０３が横方向１１４
８ドツト×縦方向７５４ラスタの画面サイズを有すると
きは、１描画可能期間ＴＭが２８０ｎｓのような短い内
でディスプレイ・データ生成部２０１がリフレッシュ・
メモリの描画を行なうことはできない。

（発明が解決しようとする課題） 従来の表示データ転送制御方式は、以上で説明したよう
な構成を有するので、ディスプレイ装置の画面サイズが
大きくなる程、ディスプレイ・データ生成部からのデー
タ転送速度が速（なるので、現状の５−ＲＡＭ及びＤ−
ＲＡＭをディスプレイ・データ生成部内のりフレシュ・
メモリに用いたとしてもその描画可能期間が短くなり、
フラッシュ・モードによる高速描画が実現できないとい
う欠点があった。

また、従来の表示データ転送制御方式は、ディスプレイ
・データ生成部内の制御がキャラクタ・リフレシュであ
る場合に、リフレシュ・メモリとして、通常、サイクル
・タイムが１００ｎｓ〜１５０ｎｓ程度のスタティック
・ランダム・アクセス・メモリ（Ｓ−ＲＡＭ）が用いら
れるので、フラッシュ・モードによる描画が可能ではあ
る。

しかし、ディスプレイ・データ生成部内の制御がビット
・マツプ方式の場合は、通常、リフレシュ・メモリとし
てサイクル・タイムが２６０〜３４０ｎｓ　（リード・
モディファイ・ライト・サイクル）のダイナミック・ラ
ンダム・アクセス・メモリを用いられるので、このよう
な描画可能期間ではフラッシュ・モードによる描画を実
現することができない。

この発明の目的は、表示データを発生する装置からディ
スプレイ装置へ転送される表示データの転送速度をこれ
らの動作に適合したものとなるように制御する表示デー
タ転送制御方式を提供することを目的とする。

（課題を解決するための手段） この発明の表示データ転送制御方式は、データ生成部に
より生成された表示データを所定の周期によりパラレル
・シリアル変換部に転送し、前記表示データをビット・
パラレルの表示データに変換して、ラスタ・スキャン形
のディスプレイ装置により表示させるものであって、前
記データ生成部と前記パラレル・シリアル変換部との間
に配置され、前記ディスプレイ装置の１画面分以上の表
示データを記憶するための容量を有するメモリと、前記
データ生成部により生成された表示データを前記メモリ
に書き込むためのアドレスを生成する転送アドレス生成
部と、前記メモリの表示データを読み出すためのアドレ
スを前記転送アドレス生成部のアドレスと非同期に生成
するリフレッシュ・アドレス生成部とを備えたものであ
る。

（作用） この発明の表示データ転送制御方式によれば、表示デー
タ生成部と、パラレル・シリアル変換部との間にディス
プレイ装置の画面を構成するために必要とする表示デー
タの１画面以上の容量を有するフレーム・メモリが備え
られているので、表示データ発生部からフレーム・メモ
リ部へのデータ転送速度と、フレーム・メモリ部からパ
ラレル・シリアル変換部へのデータ転送速度とを互いに
非同期にすることにより、フラッシュ・モードによる描
画を可能にする。

（実施例） 第１図は、この発明の一実施例の表示データ転送制御方
式のブロック図である。第１図において、１００はフレ
ーム・メモリ・ブロックであり、表示データ生成部（Ｖ
ＤＧ）　　１０１に接続されている。表示データ生成部
１０１は、生成した表示データ（ＴＲＦ　ＤＡＴＡ）を
転送速度Ｖｌｎによりフレーム・メモリ・ブロック１０
０に供給する。

フレーム・メモリ・ブロック１００は、フレーム・メモ
リ部（ＦＲＭ　ＭＥＭ）　１０２、アドレス・セレクタ
１０３、転送アドレス生成部１０４及びリフレッシュ・
アドレス生成部１０５を有する。

ここで、フレーム・メモリ部１０２は、以下で説明する
ＣＲＴディスプレイ装置が表示する１画面分以上の画素
を記憶する記憶容量を有し、例えば日本電気（株）より
２５６　Ｋｂｉｔデュアル・ボートＤ−ＲＡＭμＰＤ４
１２６４Ｇ、又は富士通（株）より２５６Ｋ（２６２，
１４４）−ＢＩＴ　ＤＵＡＬ　ＰＯＲＤＹＮＡＭＩＣＲ
ＡＭ　ＭＢ８１４６１として販売されている半導体素子
のデュアル・ボート・ボート・メモリを用いて構成され
る。それらの半導体素子の詳細な仕様については、その
製造者からそれぞれ発行されているデータ・シートから
得ることができる。

また、フレーム・メモリ部１０２は、アドレス・セレク
タ１０３からのフレーム・アドレスＦＡＤＲにより表示
データ生成部１０１からの表示データＴＲＦ　ＤＡＴＡ
の書き込み、又は読み出し、読み出したフレーム・デー
タＦＲＭ　ＤＡＴＡをパラレル・シリアル変換部（Ｐ／
Ｓ）　１０６に供給する。

アドレス・セレクタ１０３は、転送アドレス生成部１０
４から転送アドレスＴＡＤＲ１及びリフレッシュ・アド
レス生成部１０５からのりフレシュ・アドレスＲＡＤＲ
を入力している。これによって、アドレス・セレクタ１
０３は、フレーム・メモリ部１０２の表示データＴＲＦ
　ＤＡＴＡを書き込むときは転送アドレスＴＡＤＲを選
択し、その読み出しのときはリフレシュ・アドレスＲＡ
ＤＲを選択し、フレーム・アドレスＦＡＤＲとしてフレ
ーム・メモリ部１０２に供給する。

１０６はパラレル・シリアル変換部（Ｐ／Ｓ）であり、
フレーム・メモリ部１０２のフレーム・データＦＲＭ　
ＤＡＴＡをビット・シリアルの表示データＶＩＤＥＯＤ
ＡＴＡに変換し、ラスタ・スキャン形のＣＲＴディスプ
レイ装置（ＣＲＴ）　１０７に供給する。

ＣＲＴディスプレイ装置１０７は、以下、第７図により
説明するような画面を構成する。

次に、この実施例の動作を説明する。まず、第４図のタ
イムチャートを参照して、表示データ生成部１０１から
フレーム・メモリ部１０２へ表示データＴＲＦ　ＤＡＴ
Ａを転送する動作を説明する。表示データＴＲＦ　ＤＡ
ＴＡの転送サイクル（ＴＲＦ　ＣＹＣＬＥ）０〜４は、
第４図の■に示す対称的な５００ｎｓパルスの信号ＴＲ
ＡＮＳＦＥＲ−Ｎにより、そのハイ・レベルに対応する
描画期間ＴＭ、及びそのロー・レベルに対応する表示デ
ータ転送期間ＴＤに区分される。

描画期間ＴＭにおいて、ディスプレイ・データ生成部２
０１はデータＶＤＧ　ＤＡＴＡの生成動作をせず、ディ
スプレイ・データ生成部２０１内のりフレシュ・メモリ
（図示なし）を描画する期間である。

一方、表示データ転送期間ＴＤにおいて、ディスプレイ
・データ生成部２０１は、第４図の■に示すアドレスＶ
ＤＧ　ＡＤＲとしてその内部にあるアドレス生成部（図
示なし）が発生するりフレシュ・アドレスＲＦＡＯ１・
・・、　ＲＦＡｎにより、その内部のりフレシュ・メモ
リを読み出し、表示データＴＲＦ　ＤＡＴＡとしてＴＤ
ＯｌＴＤＩ、ＴＤ２、ＴＤ３．　ＴＤ４、・・・をフレ
ーム・メモリ部１０２に供給する。

第４図の■のＤは、前述のりフレシュ・メモリの描画期
間ＴＭであることを示す。また、第４図の■のリフレシ
ュ・アドレスＲＦＡＯ１・・・、ＲＦＡｎは、表示デー
タ転送期間ＴＤであることを示す。表示データ生成部１
０１内のリフレッシュ・メモリ（図示なし）からは、リ
フレシュ・アドレスＲＦＡＯ１・・・ＲＦＡｎにより、
第４図の■に示す表示データＴＲＦＤＡＴＡが読み出さ
れてフレーム・メモリ部１０２に転送速度ｖｌｎで転送
され、アドレス・セレクタ１０３を介する転送アドレス
生成部１０４からの転送アドレスＴＡＤＲにより書き込
まれる。

次に、第５図に示すタイムチャートを参照してフレーム
・メモリ部１０２からＣＲＴディスプレイ装置１０７ヘ
フレーム・データＦＲＭ　ＤＡＴＡを転送する動作を説
明する。フレーム・メモリ部１０２は、第５図の■に示
す水平同期信号Ｈ３ＹＮＣ−Ｐにより定められた１水平
走査時間Ｔｈが３０．２４μｓの周期により、フレーム
・データＦＲＭ　ＤＡＴＡを読み出し、パラレル・シリ
アル変換部（Ｐ／Ｓ）　１０６に転送速度Ｖａｕｔで転
送する。

ここで、転送速度Ｖｏｕｔは転送速度Ｖｌｎと非同期で
ある。第５図の■に示す表示パルスＤＳＰＡ−Ｐがロー
・レベルの期間に、フレーム・メモリ部１０２に入力さ
れている信号ＲＥＦＲＥＳＨＡ−Ｎが、第５図の■に示
すようにロー・レベルとなると、フレーム・メモリ部１
０２からアドレス・セレクタ１０３を介するリフレッシ
ュ・アドレス生成部１０５のリフレシュ・アドレスＲＡ
ＤＲにより、フレーム・メモリ部１０２からフレーム・
データＦＲＭ　ＤＡＴＡが読み出される。

フレーム・データＦＲＭ　ＤＡＴＡは、パラレル・シリ
アル変換部１０６により、第５図の■に示すビット・シ
リアルのデータＶＤＧ　ＤＡＴＡに変換され、ＣＲＴデ
ィスプレイ装置１０７に供給される。

第６図は第１図に示す表示データ転送制御方式を簡略化
して示すブロック図である。第６図において、表示デー
タ生成部４０１、フレーム・バッファ４０２、パラレル
・シリアル変換部４０６及びＣＲＴディスプレイ装置４
０４は、それぞれ第１図の表示データ生成部１０１、フ
レーム・メモリ部１０２、パラレル・シリアル変換部１
０６及びＣＲＴディスプレイ装置１０７に対応する。た
だし、フレーム・バッファ４０２の記憶容量は、フレー
ム・メモリ部１０２より少なく、１表示画面を構成する
のに必要とする記憶容量のｌ／ｎ（０＜ｎ＜１）である
。

ＣＲＴディスプレイ装置４０４の画面は、第７図に示す
ように構成されている。ここで、Ｔｈは１水平走査期間
、例えば３０．２４μ５ｓＴｒはフレーム・バッファ４
０２のメモリ・リフレッシュ期間であり、例えば１ワー
ド／２８０ｎｓとすれば、４ワ一ド期間に相当する。ま
た、Ｘｗは横方向のワード数を示し、例えば８２ワ一ド
期間に相当する。８２ワ一ド期間は、１ワード（又は１
キヤラクタ）が１４ビツト（ドツト）からなるとすれば
、１１４８ドツトである。Ｙ６は縦方向の表示期間のラ
スタ数あり、例えば７５４ラスタである。Ｙｒは非表示
期間のラスタ数であり、例えば６３ラスタである。ワー
ド数Ｘ＝及びラスタ数Ｙ６により定められる領域がＣＲ
Ｔディスプレイ装置４０４により画面が表示される表示
期間であり、他の期間はその画面の非表示期間である。

この非表示期間のうちで、斜線により示す期間は、フレ
ーム・バッファ４０２のメモリ・リフレッシュ期間Ｔ、
である。横軸方向、即ちワード数方向に示す非表示期間
は、２２ワ一ド期間に相当する。

第８図は第７図に示す条件で、１垂直走査期間ＴＶが２
８ｍ５ドツトとした場合に、フレーム・バッファ４０２
に蓄積されるデータを示す図である。

第８図（ａ）において、横軸は時間を及びラスタ数、縦
軸Ｙは蓄積されるデータ量（単位バイトω）、■はフレ
ーム・バッファ４０２に書き込まれる表示データＴＲＦ
　ＤＡＴＡ、■はフレーム・バッファ４０２から読み出
されるフレーム・データＦＲＭＤＡＴＡを示す。また、
縦軸Ｙに平行、かつ横軸Ｘと交差している鎖線は、１フ
レームが８１７ラスク数であることを示す。

第８図（ｂ）において、横軸は時間を及びラスタ数、縦
軸Ｙは蓄積されるデータ（単位バイトω）、■は第８図
（ａ）に示す■と■との間の差、縦軸Ｙに平行、かつ横
軸Ｘと交差している鎖線は、１フレームが８１７ラスク
であることを示す。また、横軸Ｘと差■とにより囲まれ
ている斜線の領域は、フレーム・バッファ４０２に蓄積
されるデータ・バイト量を示す。この場合は、表示デー
タＴＲＦ　ＤＡＴＡの転送速度Ｖｌｎに対し、フレーム
・メモリ部１０２から読み出されるフレーム・データＦ
ＲＭ　ＤＡＴＡの転送速度Ｖ。ｕｔが大であるために、
フレーム・バッファ４０２に蓄積されるデータ・バイト
量が負方向に増加している。即ち、フレーム・バッファ
４０２に対するデータ転送量がアンダー・ランであるこ
とを示す。

第１図の説明に戻る。表示データ生成部１０１内のリフ
レッシュ・メモリの描画時間として５００ｎｓを確保す
るために、この発明の実施例では、 （ａ）フレーム・メモリ部１０２からの転送速度Ｖｏｕ
ｔよりもフレーム・メモリ部１０２への表示データＴＲ
Ｆ　ＤＡＴＡの転送速度Ｖｌｎを相対的に低くし、（ｂ
）フレーム・メモリ部１０２の記憶容量を１画面以上と
し、かつフレーム・メモリ部１０２の書き込みの転送ア
ドレスＴＡＤＲと、読み出しのりフレシュ・アドレスＲ
ＡＤＲとを１対１で対応させている。

この場合に、フレーム・メモリ部１０２のデータ転送が
アンダー・ランとなったときは、前の転送フレームの表
示データが同一メモリ位置から読み出される。

ところで、表示データ生成部１０１の描画可能期間ＴＭ
を５００ｎｓにすると、フレーム・メモリ部１０２の表
示データＴＲＦ　ＤＡＴＡの平均的な転送速度Ｖｌｎと
、フレーム・データＦＲＭ　ＤＡＴＡの平均的な転送速
度Ｖｏｕｔとの関係がＶｌｎ　＜ｖｏｕｔとなり、フレ
ーム・メモリ部１０２へのデータ転送にアンダーランが
発生する。従って、アンダーランを生成させないように
するためには、転送速度Ｖ。Ｕ、と転送速度Ｖ、わとの
間に ■、。≧Ｖ、、ｔ（１） の関係がなければならない。

転送速度Ｖｌｎは表示データＴＲＦ　ＤＡＴＡの平均転
送時間Ｔｌｎ（ｓ）により示すと、 Ｌ１１＝　ｌ／Ｔ＋ｒ＋　　　　　　　　（２）となる
。

また、転送速度Ｖｏｕｔをワード数Ｘｗ及びフレーム・
データＦＲＭ　ＤＡＴＡの平均読み出し期間Ｔ。ｕｔに
より示すと、 Ｖｏ、、＝　　Ｘ、／Ｔ、、ｔ（３） となる。

フレーム・メモリ部１０２からフレーム・データＦＲＭ
　ＤＡＴＡを読み出すサイクルを１水平走査期間Ｔｈと
した場合に、表示データＴＲＦ　ＤＡＴＡの平均転送時
間Ｔｌｒｌ（ｓ）と、フレーム・データＦＲＭ　ＤＡＴ
Ａの平均読み出し期間Ｔａｕｔと間の関係は、（１）〜
（３）式から ＸＷ’Ｔｌｎ　≦Ｔ、、、　　　　　　　（４）となる
。

フレーム・メモリ部１０２のデータの蓄積がＯの状態か
ら始まったときに、その時間Ｔ（ｓ）後までにこれに蓄
積されるデータの容量Ｆｖは、ＦＷ＝（ｖｌｌｌ−■、
□）・Ｔ（５）により示される。

従って、時間Ｔ　（ｓ）後までに蓄積されたデータとア
ンダー・ランのときに蓄積されたデータとの間の比ＦＴ
は により示され、時間Ｔ　（ｓ）と無関係に転送速度Ｖｏ
ｕｔ及びＶｌｎの比のみで決定される。

第７図に示すように、非表示期間（垂直帰線期間）では
、フレーム・メモリ部１０２の読み出しが実行されず、
その書き込みのみが行なわれているので、この期間を利
用してアンダー・ランとなる表示データ分をフレーム・
メモリ部１０２に転送できれば、アンダー・ランのない
データ転送が可能となる。従って、 上式なＶｌｎについて変形すると、基本速度に関する基
本不当式 フレーム・メモリ部１０２は、非表示期間内で書き込む
データ量に対応した記憶容量を備える必要があるが、そ
のバッファ・サイズＮ０は、基本不等式により表わされ
る。

従って、転送速度Ｖｌｎに関する（７）及び（８）式の
基本不等式（８）を同時に満たす制御手段を実現すれば
、表示系にフレーム・バッファを採用することができる
。

ここで、（３）式を（７）及び（８）式にそれぞれ代入
して整理すると、 となる。

ここで、Ｘｗ＝８２、Ｙａ　＝　３７７　、Ｙｔ　＝　
３２、Ｔｈ＝Ｔｏｕｔ”３０．２４　μｓ、Ｔ、＝１．
０ＬＬｓとし、この実施例で使用しているＣＲＴディス
プレイ装置１０７の時間条件を（９）及び（１０）式に
代入すると、Ｔｔｎ＝２３０ｎｓ、Ｎｆｂ＝２８．６ラ
スクとなる。現状のデュアル・ボート・メモリのタイミ
ングでは、フレーム・バッファ方式が採用できない。

この発明の実施例におけるフレーム・メモリ部１０２が
１画面以上の記憶容量を有する理由は、前述のように、
転送速度Ｖｌｎと転送速度Ｖａｕｔとの間の差が大きい
場合にも対応可能にするためである。フレーム・メモリ
部１０２が１画面容量を有し、かつ転送アドレスと表示
アドレスとが１対１で対応している場合は、転送速・度
Ｖｌｎと転送速度Ｖｏｕｔとの間の比がどのようなもの
であっても、アンダーランを生ずることはないので、装
置が汎用的なものになる。

（発明の効果） この発明は、以上詳細に説明したように、ラスタ・スキ
ャン形のディスプレイ装置用の表示データを生成する表
示データ生成部と、ディスプレイ装置に表示データを供
給するパラレル・シリアル変換部との間に１画面分以上
の記憶容量を有するフレーム・メモリ部を備えたので、 （ａ）表示データ生成部からディスプレイ装置への表示
データの転送速度により制約されることな（、ラスタ・
スキャン形の全てのディスプレイ装置の描画モードをフ
ラッシュ・モードに設定することができる。従って、従
来の技術によるフラッシュレスモードの描画しか実現で
きない場合でも、この発明のフレーム・メモリ方式を採
用することにより、従来の場合の２〜３倍の描画速度を
実現することができる。

（ｂ）表示画面容量が横方向に２０００ドツト、かつ縦
方向に２０００ラスク・クラスにある大容量のディスプ
レイ装置に表示データを高速で転送しなければならない
場合に、表示データのアンダー・ランが発生しても、こ
れを１画面以上の記憶容量を有するフレーム・メモリに
より吸収することができる。

（Ｃ）フレーム・メモリへ書き込むときの転送速度Ｖｌ
ｎと、その読み出しの転送速度ｖ、ｕｔとの間の比がど
のようなものであっても、表示データを転送する装置を
描画系と表示系とに分け、それぞれ独立した転送速度で
表示データを転送することができる。従って、表示系の
動作のタイミングの一部を変更するのみで、大画面から
小画面まで全ての形式のディスプレイ装置に容易に対応
することができる。

【図面の簡単な説明】

第１図はこの発明の表示データ転送制御方式の一実施例
のブロック図、 第２図は従来の表示データ転送制御方式のブロック図、 第３図は第２図の示す表示データ転送制御方式の動作に
おけるタイムチャート、 第４図及び第５図は第１図に示す表示データ転送制御方
式の動作におけるタイムチャート、　第６図は第１図に
示す表示データ転送制御方式の概要的に示すブロック図
、 第７図は第６図に示す表示データ転送制御方式の時間対
ラスタ数の関係を示す図、 第８図は第６図に示す表示データ転送制御方式に蓄積さ
れる表示データと時間との関係を示す図である。 １０１．２０１．４０１・・・表示データ生成部、１０
２・・・フレーム・メモリ部、 １０３・・・アドレス・セレクタ、 １０４・・・転送アドレス生成部、 １０５・・・リフレッシュ・アドレス生成部、１０６．
２０２．４０３・・・パラレル・シリアル変換部、１０
７．２０３．４０４・・・ＣＲＴディスプレイ装置。

Claims (1)

1. 【特許請求の範囲】 データ生成部により生成された表示データを所定の周期
   によりパラレル・シリアル変換部に転送し、前記表示デ
   ータをビット・パラレルの表示データに変換して、ラス
   タ・スキャン形のディスプレイ装置により表示させる表
   示データ転送制御方式において、 前記データ生成部と前記パラレル・シリアル変換部との
   間に配置され、前記ディスプレイ装置の１画面分以上の
   表示データを記憶するための容量を有するメモリと、 前記データ生成部により生成された表示データを前記メ
   モリに書き込むためのアドレスを生成する転送アドレス
   生成部と、 前記メモリの表示データを読み出すためのアドレスを前
   記転送アドレス生成部のアドレスと非同期に生成するリ
   フレッシュ・アドレス生成部とを備えたことを特徴とす
   る表示データ転送制御方式。