JPH0264827A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH0264827A JPH0264827A JP63215225A JP21522588A JPH0264827A JP H0264827 A JPH0264827 A JP H0264827A JP 63215225 A JP63215225 A JP 63215225A JP 21522588 A JP21522588 A JP 21522588A JP H0264827 A JPH0264827 A JP H0264827A
- Authority
- JP
- Japan
- Prior art keywords
- group
- flip
- instruction
- memory
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011084 recovery Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、マイクロプログラム制御のデータ処理装置に
関し、特に、情報処理におけるプログラム開発やデバッ
グに使用して好適なデータ処理装置に関する。
関し、特に、情報処理におけるプログラム開発やデバッ
グに使用して好適なデータ処理装置に関する。
［従来の技術］
従来のデータ処理装置における命令実行形態は、通常の
逐次連続実行の他、プログラムの記述する方向に向かっ
て一命令づつ区切って行なう１ステップ動作が可能であ
るのみてあった。
逐次連続実行の他、プログラムの記述する方向に向かっ
て一命令づつ区切って行なう１ステップ動作が可能であ
るのみてあった。
［解決すべき課題］
上述した従来のデータ処理装置は、プログラムの記述す
る方向に向かっての逐次連続実行と１ステップ実行動作
しかできなかったため、−旦命令を実行完了してしまっ
た後ζこ、実行面のレジスタ内容やシステｌい状態情報
、およびメモリの内容を知りたいと思っても、完了後の
データから推測せざるを得す、プログラム開発やデバッ
グの際に効率が悪いケースがあるという課題があった。
る方向に向かっての逐次連続実行と１ステップ実行動作
しかできなかったため、−旦命令を実行完了してしまっ
た後ζこ、実行面のレジスタ内容やシステｌい状態情報
、およびメモリの内容を知りたいと思っても、完了後の
データから推測せざるを得す、プログラム開発やデバッ
グの際に効率が悪いケースがあるという課題があった。
本発明は、上記課題にかんがみてなされたもので、−１
ステップ動作を実行して、プログラム開発やデバッグを
効率的に実施可能ならしめるデータ処理装置の提供を目
的とする。
ステップ動作を実行して、プログラム開発やデバッグを
効率的に実施可能ならしめるデータ処理装置の提供を目
的とする。
［課題の解決手段］
」二記目的を達成するため、本発明のデータ処理″装置
は、演算結果および演算のための入力情報を格納する第
１のレジスタ群と、命令実行にともなって変化するシス
テム情報を格納する第１のフリップフロップ群と、各命
令ごとに、その実行前の上記第１のレジスタ群の内容を
格納する第２のレジスタ群と、同じく各命令ごとに、そ
の実行前の上記第１のフリップフロップ群の内容を格納
する第２のフリップフロップ群と、命令開始時点に上記
第１のレジスタ群と第１のフリップフロップ群の内容を
それぞれ上記第２のレジスタ群と第２のフリップフロッ
プ群に写し込む旧データ退避手段と、命令終了後に上記
第２のレジスタ群と第２のプリップフロップ群の内容を
それぞれ上記第１のレジスタ群と第１のフリップフロッ
プ群に写し込む旧データ復旧手段と、メモリ書き込みの
命令実行に先立ってメモリから書き込みアドレスのデー
タを読み出し、当該アドレスと読み出しデータを格納す
るメモリデータ退避手段と、命令終了後にこのメモリデ
ータ退避手段に格納されたメモリのアドレスに読み出し
データを書き込むメモリデータ復旧手段と、上記第１の
レジスタ群と第１のフリップフロップ群およびメモリの
内容を表示する表示回路とを備えた構成としである。
は、演算結果および演算のための入力情報を格納する第
１のレジスタ群と、命令実行にともなって変化するシス
テム情報を格納する第１のフリップフロップ群と、各命
令ごとに、その実行前の上記第１のレジスタ群の内容を
格納する第２のレジスタ群と、同じく各命令ごとに、そ
の実行前の上記第１のフリップフロップ群の内容を格納
する第２のフリップフロップ群と、命令開始時点に上記
第１のレジスタ群と第１のフリップフロップ群の内容を
それぞれ上記第２のレジスタ群と第２のフリップフロッ
プ群に写し込む旧データ退避手段と、命令終了後に上記
第２のレジスタ群と第２のプリップフロップ群の内容を
それぞれ上記第１のレジスタ群と第１のフリップフロッ
プ群に写し込む旧データ復旧手段と、メモリ書き込みの
命令実行に先立ってメモリから書き込みアドレスのデー
タを読み出し、当該アドレスと読み出しデータを格納す
るメモリデータ退避手段と、命令終了後にこのメモリデ
ータ退避手段に格納されたメモリのアドレスに読み出し
データを書き込むメモリデータ復旧手段と、上記第１の
レジスタ群と第１のフリップフロップ群およびメモリの
内容を表示する表示回路とを備えた構成としである。
［実施例］
以下、図面にもとづいて本発明の詳細な説明する。
第１図は、本発明の一実施例に係るデータ処理装置のブ
ロック図である。
ロック図である。
同図において、１０は演算回路であり、アドレスレジス
タ２０と、データレジスタ２１と、フリップフロップ群
３０と、レジスタ群４０と、マイクロプログラム制御回
路５０に接続されている。
タ２０と、データレジスタ２１と、フリップフロップ群
３０と、レジスタ群４０と、マイクロプログラム制御回
路５０に接続されている。
また、マイクロプログラム制御回路５０は、フリシブプ
ロップ群３０．３１と、レジスタ群４０゜４１と、マイ
クロプログラムメモリ５１とも接続されている。ところ
で、フリップフ自ツブ群３０゜３１は相互に入出力可能
であり、レジスタ群４０゜４１も同様に相互に入出力可
能である。
ロップ群３０．３１と、レジスタ群４０゜４１と、マイ
クロプログラムメモリ５１とも接続されている。ところ
で、フリップフ自ツブ群３０゜３１は相互に入出力可能
であり、レジスタ群４０゜４１も同様に相互に入出力可
能である。
一方、演算回路ｌＯはメモリ６０に接続され、デイスプ
レィ７０は７９９１７０７１群３０とレジスタ群４０、
およびメモリ６０の内容を表示する。また、人間によっ
て操作されるコンソール８０からは、マイクロプログラ
ム制御回路５０に指示可能である。なお、演算回路１０
とメモリ６０は、バス１００によって接続されている。
レィ７０は７９９１７０７１群３０とレジスタ群４０、
およびメモリ６０の内容を表示する。また、人間によっ
て操作されるコンソール８０からは、マイクロプログラ
ム制御回路５０に指示可能である。なお、演算回路１０
とメモリ６０は、バス１００によって接続されている。
さて、本発明の基本的な動作は、逐次実行される命令の
開始時に、それ以前のプログラムの実行結果を格納する
とともに、命令実行中に書き込まれるメモリの旧データ
を事前に読み出して格納しておくことである。そして、
命令終了後、必要に応してコンソールからの指示によっ
てレジスタおよびメモリを旧に復することにより、実行
完了した命令の前後のシステム情報が得られるというも
のである。
開始時に、それ以前のプログラムの実行結果を格納する
とともに、命令実行中に書き込まれるメモリの旧データ
を事前に読み出して格納しておくことである。そして、
命令終了後、必要に応してコンソールからの指示によっ
てレジスタおよびメモリを旧に復することにより、実行
完了した命令の前後のシステム情報が得られるというも
のである。
すなわち、全ての命令ごとに、命令開始にあたり、マイ
クロプログラム制御回路５０の指示によってそれ以前の
プログラムの実行結果であるところのレジスタ群４０と
フリップフロップ群３０の内容をレジスタ群４１とフリ
ップフロップ群３１にそれぞれ格納する。また、命令実
行中にメモリ６０の内容を書き換える場合には、書き込
む前に書き込み対象のアドレスを読み出し、そのアドレ
スをアドレスレジスタ２０に格納し、さらに読み出しデ
ータをデータレジスタ２１に格納しておく。
クロプログラム制御回路５０の指示によってそれ以前の
プログラムの実行結果であるところのレジスタ群４０と
フリップフロップ群３０の内容をレジスタ群４１とフリ
ップフロップ群３１にそれぞれ格納する。また、命令実
行中にメモリ６０の内容を書き換える場合には、書き込
む前に書き込み対象のアドレスを読み出し、そのアドレ
スをアドレスレジスタ２０に格納し、さらに読み出しデ
ータをデータレジスタ２１に格納しておく。
通常は、上述した手順てプログラムは逐次実行されるが
、プログラムの任意の番地の実行後に、実行前後のシス
テム情報を得ようとする場合は、次のようにする。
、プログラムの任意の番地の実行後に、実行前後のシス
テム情報を得ようとする場合は、次のようにする。
まず、コンソール８０からの指定により、上述した任意
番地でプログラムの実行を停止させ、表示回路７０によ
ってフリップフロップ群３０とレジスタ群４０、および
メモリ６０の内容を読み取る。これにより、とりあえず
実行後のシステム情報が得られる。次に、コンソール８
０からの−Ｉステップ指示により、フリップフロップ群
３１の内容がフリップフロップ群３０へ、レジスタ群４
１の内容がレジスタ群４０へ写し込まれ、ざらにアドレ
スレジスタ２０の示すメモリ６０のアドレスにデータレ
ジスタ２１の内容が書き込まれる。
番地でプログラムの実行を停止させ、表示回路７０によ
ってフリップフロップ群３０とレジスタ群４０、および
メモリ６０の内容を読み取る。これにより、とりあえず
実行後のシステム情報が得られる。次に、コンソール８
０からの−Ｉステップ指示により、フリップフロップ群
３１の内容がフリップフロップ群３０へ、レジスタ群４
１の内容がレジスタ群４０へ写し込まれ、ざらにアドレ
スレジスタ２０の示すメモリ６０のアドレスにデータレ
ジスタ２１の内容が書き込まれる。
従って、フリップフロップ群３０とレジスタ群４０、お
よびメモリ６０は上述された任意番地の命令実行前の内
容となり、これらを表示回路７０て読み出すことにより
、実行前のシステム情報が得られる。
よびメモリ６０は上述された任意番地の命令実行前の内
容となり、これらを表示回路７０て読み出すことにより
、実行前のシステム情報が得られる。
［発明の効果］
以上説明したように本発明は、レジスタおよびフリップ
フロップ群を２面有し、またメモリの書き込みに先立っ
て書き込みアドレスの旧データを読み取って格納してお
くことにより、完了された命令の前の状態にシステムを
戻すことが可能となり、−１ステップ動作を実行するこ
とができるため、プログラム開発やｑバッグが効率的に
実施可能なデータ処理装置を提供できるという効果があ
る。
フロップ群を２面有し、またメモリの書き込みに先立っ
て書き込みアドレスの旧データを読み取って格納してお
くことにより、完了された命令の前の状態にシステムを
戻すことが可能となり、−１ステップ動作を実行するこ
とができるため、プログラム開発やｑバッグが効率的に
実施可能なデータ処理装置を提供できるという効果があ
る。
第１図は本発明の一実施例に係るデータ処理装置のブロ
ック図である。 第１図 １ Ｏ： ２０ ： ２１ ： ３０゜ ４０゜ ５０ ニ ア ０ ： 演算回路 アドレスレジスタ データレジスタ ３１：フリップフロツブ群 ４１ニレジスタ群 マイクロプログラム制御回路５０ デイスプレィ
ック図である。 第１図 １ Ｏ： ２０ ： ２１ ： ３０゜ ４０゜ ５０ ニ ア ０ ： 演算回路 アドレスレジスタ データレジスタ ３１：フリップフロツブ群 ４１ニレジスタ群 マイクロプログラム制御回路５０ デイスプレィ
Claims (1)
- 演算結果および演算のための入力情報を格納する第１の
レジスタ群と、命令実行にともなって変化するシステム
情報を格納する第１のフリップフロップ群と、各命令ご
とに、その実行前の上記第１のレジスタ群の内容を格納
する第２のレジスタ群と、同じく各命令ごとに、その実
行前の上記第１のフリップフロップ群の内容を格納する
第２のフリップフロップ群と、命令開始時点に上記第１
のレジスタ群と第１のフリップフロップ群の内容をそれ
ぞれ上記第２のレジスタ群と第２のフリップフロップ群
に写し込む旧データ退避手段と、命令終了後に上記第２
のレジスタ群と第２のフリップフロップ群の内容をそれ
ぞれ上記第１のレジスタ群と第１のフリップフロップ群
に写し込む旧データ復旧手段と、メモリ書き込みの命令
実行に先立つてメモリから書き込みアドレスのデータを
読み出し、当該アドレスと読み出しデータを格納するメ
モリデータ退避手段と、命令終了後にこのメモリデータ
退避手段に格納されたメモリのアドレスに読み出しデー
タを書き込むメモリデータ復旧手段と、上記第１のレジ
スタ群と第１のフリップフロップ群およびメモリの内容
を表示する表示回路とを具備することを特徴とするデー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215225A JPH0264827A (ja) | 1988-08-31 | 1988-08-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63215225A JPH0264827A (ja) | 1988-08-31 | 1988-08-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0264827A true JPH0264827A (ja) | 1990-03-05 |
Family
ID=16668780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63215225A Pending JPH0264827A (ja) | 1988-08-31 | 1988-08-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0264827A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285347A (ja) * | 1985-10-09 | 1987-04-18 | Nec Eng Ltd | 情報処理装置 |
-
1988
- 1988-08-31 JP JP63215225A patent/JPH0264827A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6285347A (ja) * | 1985-10-09 | 1987-04-18 | Nec Eng Ltd | 情報処理装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0298707A (ja) | プログラマブルコントローラ | |
| JP2752076B2 (ja) | プログラマブル・コントローラ | |
| JPH0264827A (ja) | データ処理装置 | |
| JPH0222413B2 (ja) | ||
| JP2552738B2 (ja) | データ処理装置 | |
| JP2663895B2 (ja) | Ｃｐｕシミュレータ | |
| JPH0654505B2 (ja) | 並列型演算処理装置 | |
| JP2674873B2 (ja) | プログラム開発支援装置のステップ実行動作方法 | |
| JPH0561717A (ja) | プログラムデバツグ装置 | |
| JP2657947B2 (ja) | データ処理装置 | |
| JPS6361341A (ja) | プログラムデバツグ装置 | |
| JPS6048770B2 (ja) | 情報処理方式 | |
| JPS61241843A (ja) | 情報処理装置 | |
| JPH02284236A (ja) | プログラムデバッグ処理装置 | |
| JPS60193046A (ja) | 命令例外検出方式 | |
| JPH05150943A (ja) | コンピユータ装置 | |
| JPS59202546A (ja) | デバツグ装置 | |
| JPS61143856A (ja) | マイクロプログラムデバツグ装置 | |
| JPH0234058B2 (ja) | ||
| JPS6214240A (ja) | プログラム検査方式 | |
| JPH01161477A (ja) | ベクトル演算処理装置 | |
| JPS62282327A (ja) | 情報処理装置 | |
| JPS6349942A (ja) | 演算処理装置 | |
| JPS626343A (ja) | コンピユ−タ・プログラム・デバグ装置 | |
| JPS6250854B2 (ja) |