JPH0264844A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の並列処理プロセッサにより同一処理を
並列して行う情報処理装置に係わり、特に各並列処理プ
ロセッサが実行するプログラムを蓄積するプログラムＭ
債メモリを小さくできるものに関する。

〔従来の技術〕

この種の情報処理装置では、各並列処理プロセッサの処
理内容は同一であっても、１０（人出力）アトｌ／ス、
コマンドアドレス、ワークアドレスなどが並列処理プロ
セッサごとに異なるため、各並列処理プロセッサが必要
とするプログラムは互いに相違したものとなる。

従来は、各並列処理プロセッサ専用のプログラムをプロ
グラム蓄積メモリに蓄積しておき、マスタープロセッサ
の制御により、プログラム蓄積メモリからそれぞれのプ
ログラムを読み出し、各並列処理プロセッサに対応して
設けられているプログラムメモリに格納する構成をとっ
ていた。

〔発明が解決しようとする課題〕

しかしながら従来の情報処理装置では、前記したように
並列処理プロセッサごとにプログラムが相違するため、
並列処理プロセッサの個数分のプログラムをプログラム
蓄積メモリに蓄積しなければならず、プログラムメモメ
モリの大容量化を招くという問題点があった。

本発明の目的は、プログラムＭ積メモリの容量が小さく
て済む情報処理装置を提供することにある。

〔課題を解決するための手段〕

本発明は、前記した目的を達成するため、並列して同一
処理を行う複数の並列処理プロセッサと、各並列処理プ
ロセッサに対応して設けられ、各並列処理プロセッサが
実行するプログラムをそれぞれ格納自在な複数のプログ
ラムメモリと、各プログラムの共通部分および各プログ
ラムの相違部分を蓄積するプログラム蓄積メモリと、各
並列処理プロセッサ動作時に、前記プログラムの共通部
分および対応する相違部分を各プログラムメモリにＳき
込むことにより、各プログラムを各プログラムメモリ内
に構成するマスタープロセッサとを具備する情報処理装
置を提供するものである。

〔作用〕 本発明では、マスタープロセンサが、プログラムの共通
部分と相違部分とを各プログラムメモリに書き込むこと
により、各プログラムメモリ内に各プログラムを構成す
るものである。したがってプログラムＮ債メモリには、
各プログラムの共通部分と、各プログラムの相違部分と
を格納するだけで足りる。各並列処理プロセッサが実行
するプログラムは大部分が同一であるので、プログラム
蓄積メモリの容量を大幅に小さくすることが可能となる
。

〔実施例〕

以下図面を用いて、本発明の詳細な説明する。

第１図は、本発明の一実施例に係る情報処理装置のハー
ドウェア構成を示す。マスタープロセッサ１は、この情
報処理装置全体の動作を制御するものである。並列処理
プロセッサ２−１．２−２は、同一機能を有するプロセ
ッサである。プログラムメモ１Ｊ３−１．３−２は、並
列処理プロセッサ２−１．２−２が実行するプログラム
を書き込み自在なメモリである。プログラム蓄積メモリ
４は、この情報処理装置の動作に必要なプログラムがＭ
Ｍされたメモリである。共通メモリ５は、マスタープロ
セッサ１と並列処理プロセッサ２−１ないし２−２との
間で送受するコマンドやステータスのコミュニケーショ
ンメモリである。信号ハス６は、アドレス線、データ線
、制御信号線からなり、各部を接続するものである。

第２図ＡおよびＢは、各並列処理プロセッサのプログラ
ムを示す。並列処理プロセッサ２−１のプログラム７と
、並列処理プロセッサ２−２のプログラム８とは、処理
内容が同一であるため大部分が同一である。ただし、Ｉ
Ｏ（入出力）アドレス、コマンドアドレス、ワークアド
レスなどが並列処理プロセッサ２−１．２〜２で異なる
ため、若干の相違個所が生ずる。ここで両プログラム７
．８は、アドレスｘｘｘｘとアドレスＹＹＹＹの内容が
相違しているものとする。プログラム７のアドレスＸＸ
ＸＸ５ＹＹＹＹの内容をそれぞれＡＡＡＡ、ＢＢＢＢで
示し、プログラム８のアドレスｘｘｘｘ、ｙｙｙｙの内
容をそれぞれｃｃｃｃ。

ＤＤＤＤで示す。

第３図は、プログラム蓄積メモリの内容と各並列処理プ
ロセンサのプログラムの関係を示す。プログラム蓄積メ
モリ４１ごは、プログラム７とｔ口達情報９とが格納さ
れる。相違情報９は、予め作成された情報であり、プロ
グラム７に対するプログラム８の相違部分を示す。たと
えば、相違個所のアドレスｘｘｘｘと、その内容ｃｃｃ
ｃと、相違個所のアドレスＹＹＹＹと、その内容ＤＤＤ
Ｄとからなる。

マスク−プロセンサ１は、プログラムメモリ３−１にプ
ログラム７を書き込む場合、プログラム蓄積メモリ４に
蓄積されたプログラム７の部分をそのまま読み出して書
き込みを行う。そしてプログラムメモリ３−２にプログ
ラム８を書き込む場合、プログラムＭ積メモリ４に蓄積
されたプログラム７の部分を書き込むと共に、相違情報
９に基づいて、相違個所（アドレスｘｘｘｘ、ｙｙｙＹ
）について内容をＣＣＣＣ５ＤＤＤＤに書き換える。こ
れによりプログラム８の書き込みを行うことができる。

〔発明の効果〕

以上説明したように、本発明によれば、プログラム蓄積
メモリには、各プログラムの共通部分と、各プログラム
の相違部分とを格納するだけでよい。

したがってプログラム蓄積メモリの容量を大幅に小さく
することができ、低廉性の向上が期待できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る情報処理装腎を示すブ
ロック図、第２図ＡおよびＢは並列処理プロセッサのプ
ログラムを示す概念図、第３図はプログラム蓄積メモリ
の内容と並列処理プロセッサの関係を示す概念図である
。 １・・・・・・マスタープロセッサ、 ２−１．２−２・・・・・・並列処理プロセッサ、３−
１．３−２・・・・・・プログラムメモリ、４・・・・
・・プログラム蓄積メモリ、５・・・・・・共通メモリ
、６・・・・・・信号バス、７・・・・・・並列処理プ
ロセッサ２ ８・・・・・・並列処理プロセッサ２ ９・・・・・・相違情報。 １のプログラム、 ２のプログラム、

Claims (1)

1. 【特許請求の範囲】 並列して同一処理を行う複数の並列処理プロセッサと、 各並列処理プロセッサに対応して設けられ、各並列処理
   プロセッサが実行するプログラムをそれぞれ格納自在な
   複数のプログラムメモリと、各プログラムの共通部分お
   よび各プログラムの相違部分を蓄積するプログラム蓄積
   メモリと、各並列処理プロセッサ動作時に、前記プログ
   ラムの共通部分および対応する相違部分を各プログラム
   メモリに書き込むことにより、各プログラムを各プログ
   ラムメモリ内に構成するマスタープロセッサ とを具備することを特徴とする情報処理装置。