JPH03203085A - 半導体メモリアレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体メモリ装置におけるメモリアレイの構成
に係り、特にメモリ装置の高集積化に適する半導体メモ
リアレイに関するものである。

〈従来の技術及び解決すべき課題〉 半導体メモリ装置は、高集積化及び微細化の傾向に伴い
、構造またはレイアウト（ｌａｙｏｕｔ）上において発
生する各種問題によってメモリ素子自身の動作に少くな
からず影響を受けている。

特に、多数のビットラインとワードラインが交叉するメ
モリアレイにおいては、高集積化に伴って各ライン間の
間隔（ｐｉｔｃｈ）が狭くなることにより、一つのライ
ンを通じて信号が電送されるとき隣接するラインとの間
に結合性容量を引き起こす。

さらに、上記結合性容量成分は、ライン自身が有してい
る容量成分によってその大きさが倍加される。

ワードラインの場合、−膜内な半導体メモリ素子のメモ
リ容量が大きくなればなる程、ワードラインの長さが長
くなり間隔も狭くなる。

一般に、ワードラインの長さが長くなるとメモリセルを
選択するためのワードライン駆動時間（またはアクセス
タイム）が遅延されるが、これを補償するためにメモリ
装置においては、通常、ワードラインの材料になるポリ
シリコンに金属層を形成させて高速動作が可能となるよ
うにしである。

しかし、ワードライン電極を金属層（Ａ１等）で被覆す
ることは、狭くなったワードライン間の間隔によっても
たらされる結合性容量成分をより大きくする結果となる
。その上、ワードライン間に元々存在する結合性雑音に
、ワードラインの金属層間の結合性容量成分による雑音
が加算される。

このようなワードライン間の結合性容量成分による雑音
は、任意の一つのワードラインが選択された場合に、隣
接するワードライン間において上記結合性容量成分によ
って瞬間的な充放電現象を発生するため、高速のメモリ
動作時に誤動作を誘発する可能性が大きい。

勿論、高集積化によるＭＯＳトランジスタ等の小形化及
びレイアウトの微細化等に対するワードライン駆動電圧
が比較的に大きなレベルを持つので、これによる雑音も
無視しえない。それゆえ、もし、上記ワードライン駆動
電圧を外部電源電圧（通常５Ｖ）より低くする方法が採
られても、メモリセルのパストランジスタを駆動するた
めの最小限の電圧は必要なため、高集積微細化に対応す
るにも限界がある。

一方、半導体装置、特にメモリアレイが高集積化される
とき発生する別の問題は、上記アレイの周辺構成要所、
即ち多数個のビットラインからあるビットラインを選択
するデコーダが制限された面積内で複雑に集中するので
、製造工程及びレイアウトにおいて大きな困難を伴うこ
とである。

特に、半導体メモリ装置においては多数のデコーダが内
装されているが、上記デコーダはメモリアレイが複雑化
すればする程該当する信号線路も多くなり、それに伴う
結束端子（ｓｔｒａｐｐｉｎｇ）も増加する。

一般的に、半導体メモリ装置においてワードラインドラ
イバーは、ロウアドレスデコーダからの所定のアドレス
信号を受信して所定のワードラインを選択するが、この
時必要なワードライン駆動電圧を該当するワードライン
に印加する役割をする。従って、前述のワードラインの
構成関係と関連させて考えてみれば、上記ワードライン
の間隔が狭くなることによりワードラインドライバー（
またはロウデコーダ）もまた複雑微細になるので、制限
された面積内でデザインすることが難しくなる。

上述の問題点をもつ従来のメモリアレイが第３図に示さ
れている。

第３図には、一対ずつ各々センスアンプと連結された多
数のビットライン（ＢＬＩ−ＢＬｊ）と、上記ビットラ
イン（ＢＬＩ−ＢＬｊ）と直交するワードライン（ＷＬ
Ｉ　−ＷＬｋ　）が配列されている。そして、上記ワー
ドラインの上部でメモリアレイの一方の側において、ワ
ードラインドライバー１が上記ワードライン（ＷＬＩ　
−ＷＬｋ）　と連結されている。

そして、ワードラインとビットラインとが交叉する所定
部位にメモリセルが形成されており、メモリアレイは通
常的な折返しビットライン（ｆｏｌｄｅｄ　ｂｉｔ　１
ｉｎｅ）構造となっている。上記メモリアレイにおいて
メモリ動作は、選択されたワードラインに該当するメモ
リセルに記憶された情報が、選択されたビットラインに
ロードされ、上記一対のビットラインに各々連結された
センスアンプが情報を読み取る。この時、選択されたワ
ードラインに隣接したワードラインには、第４図に示さ
れた結合性容量成分が表れる。

第４図を参照して、前述した第３図に示されるメモリア
レイ構成による容量成分の存在を説明する。

第４図には、各々の隣接したワードライン（ＷＬ１〜Ｗ
Ｌ４　）間に同一な大きさの結合性容量成分（ｃｏｕｐ
ｌｉｎｇ　ｃａｐａｃｉｔａｎｃｅ；以下Ｃｃという）
Ｃ１２、Ｃ２３、Ｃ３４、Ｃ４５、・・・等が存在し、
各ワードライン自身の基板容量成分（ｓｕｂｓｔｒａｔ
ｅ　ｃａｐａｃｉｔａｎｃｅ；以下Ｃｓという）、ＣＩ
、Ｃ２、Ｃ３、Ｃ４、・・・が示されている。

したがって、任意の一つのワードラインが選択された場
合に、隣接したワードラインに及ぶ結合性雑音（ｗｏｒ
ｄ　１ｉｎｅ　ｃｏｕｐｌｉｎｇ　ｎｏｉｓｅ；以下Ｖ
ｃｐという）は下記の式（１）となる。

ここで、 Ｖｃｐ：結合性雑音 ＶｗＬ：選択されたワードラインの駆動電圧（またはワ
ードライン駆動電圧） Ｃ８：基板容量成分 Ｃｃ　：結合性容量成分 上記の式（１）から、ワードラインの基板容量成分Ｃｓ
は、ワードライン自身の物質的組成と基板の性質に関係
するものであるから、ここでは定数（Ｃｏｎｓｔａｎｔ
）と見なすことができる。また、ワードライン駆動電圧
ＶｗＬが結合性雑音（雑音）Ｖｃｐに一番大きな影響を
及ぼす因子（ｆａＣｔｏｒ）となるが、上記駆動電圧Ｖ
ＷＬは高々メモリセルのトランジスタを動作させうる最
小電圧なので、ここでは考慮対象から除外することがで
きる。従って、ここで結合性雑音に影響を及ぼす重要な
因子は結合性容量成分Ｃｃであることが容易にわかる。

一方、第３図に示すように、ワードラインドライバー１
をメモリアレイの一方のみに配置させると、レイアウト
側面からみれば上記ワードラインドライバー１と関係す
るロウアドレスデコーダ等の間隔も狭くなり、制限され
た面積でデザインしなければならないのでバタン形成が
難しくなる。

したがって、本発明の目的はワードライン間の結合性容
量成分によるワードライン動作中の結合性雑音を抑制さ
せ、メモリチップのレイアウトを容易にしうる半導体メ
モリアレイを提供することにある。

く課題を解決するための手段〉 上記目的を達成するために本発明の半導体メモリアレイ
は、ワードラインを、少なくとも４個で一つの組を形成
し、且つこの各組にあるワードラインが最初に隣接して
いるワードラインとは相互に隣接しないようにツイスト
し、前記ワードラインドライバーを、上記半導体メモリ
アレイの両側に同数に分けて配列したことを特徴とする
。

く実　施　例〉 以下、添付された図面を参照して本発明の詳細な説明す
る。

第１図は本発明による半導体メモリアレイの構成図であ
り、第２図は第１図に示したワードライン構成による結
合性容量成分を図示したものである。

第１図において、一対ずつ各センスアンプＳＡと連結さ
れた多数のビットライン（ＢＬＩ　−ＢＬｊ）に直交し
て配列されたワードライン（ＷＬＩ〜ＷＬｋ　）を４個
づつで一組を形成し、この組にある４個のワードライン
をワードラインの中間支点、即ち接続領域（ｓｔｒａｐ
ｐｉｎｇ　ａｒｅａ）でツイスト（ｔｗｉｓｔ）させた
。

即ち、ワードラインＷＬ２は、ツイストされる前までは
ワードラインＷＬＩ　とワードラインＷＬ３間に位置す
るが、ツイスチング後にはワードラインＷＬ４とワード
ラインＷＬフ間に位置する。

また、ワードラインＷＬ３はツイスチング後にワードラ
インＷＬＩに隣接し、ワードラインＷＬ４はワードライ
ンＷＬＩとワードラインＷＬ２間に、さらにワードライ
ンＷＬＩはワードラインＷＬ３及びＷＬ４間に位置する
ことになる。

そして、メモリセルアレイにおいてワードラインに上下
に連結されたワードラインドライバーｌ０が配置されて
いるが、このワードラインドライバーｌＯは、メモリア
レイのワードライン数が２°個である場合に２″′　（
ｎ＞ｍ≧Ｏ：ｎ、ｍは正の整数）個づつのワードライン
に各々連結されて、メモリアレイを中心としてジグザグ
（ｚｉｇｚａｇ）に配列されている。言い換えれば、各
ワードラインドライバー１０に対応するワードラインの
個数が２″′個で（第１図においては２″′−ｋになる
）、上記ワードラインドライバーｌＯがメモリセルアレ
イの両側に交互に置かれることになるので、全体的には
ワードラインドライバー１０がメモリアレイの両側に同
じ個数配列されることになる。

上記のようなワードラインドライバーｌＯの配列は、従
来のワードラインドライバー１の配置より全体のメモリ
アレイのレイアウト面において間隔が増加したので、そ
の余裕度が増大したことが分る。

一方、上記のようなワードラインの配列構造においては
、ツイストされる前に最初隣接したワードラインとは２
倍の間隔に離隔されることになるので、従来のように単
純に平行にのみ配列された構造よりは結合性容量成分が
半分程度に減少されることになる。この場合にも、平坦
キャパシタンスにおける容量は平板間の距離に反比例す
るという法則が適用されることは容易にわかる。そして
、上記ワードラインがツイストされる部分はワードライ
ン接続領域であるので、ワードラインをツイストさせて
やるための別の領域は不必要である。

ワードラインをツイストさせることによる結合性容量成
分の減少量は下記の式（２）で表される。

Ｃｃ’　　＝　　　　　Ｃｃ ここで、 ｃｐ ｗＬ ｓ Ｃｃ’ ：ワードラインの結合性雑音 ：選択されたワードラインの駆動電圧 （またはワードライン駆動電圧） ：ワードラインの基板容量成分 ：ワードラインの結合性容量成分（第 ２図のＣ″１２　、Ｃ’２３　、Ｃ’３４　、・・・）
上記の式（２）による結合性容量成分の減少効果は第２
図に示されている。

第２図において、結合性容量成分Ｃ’１２　、Ｃ’２＝
３　、Ｃ’３４　、Ｃ’４５・・・等は前述の第４図中
の結合性容量成分Ｃ１２、Ｃ２３、Ｃ３４、Ｃ４５、・
・・等の約半分の値となっている。そして、基板容量成
分Ｃ１、Ｃ２、Ｃ３、Ｃ４、・・・等は第４図中の基板
容量成分と同一である。

したがって、上記の式（２）に示されるように、結合性
容量成分Ｃｃ’が前述の式（１）の結合性容量成分Ｃｃ
の約１／２ｋ減少したので、結合性雑音Ｖｃｐも同様に
減少することがわかる。

なお、上記実施例においては４個のワードラインを一組
にしてツイスチングしたが、実験の結果４個以上のワー
ドラインをツイストさせてやる場合にのみ上記と同様の
結合性雑音の減少効果が表れるので、必要に応じてより
多いワードラインをツイストさせてやることもできる。

また、ツイスチング回数を増加させることもできる。

さらに、上記実施例においてはワードラインに対する場
合を言及したが、半導体メモリ装置内において４個以上
の入出カラインをもつ信号バス、例えばコラムアドレス
デコーダまたはロウアドレスデコーダの入出カライン及
びデータバス等においても本発明の適用が可能である。

また、上記実施例においてはワードラインドライバーの
配列についてのみ言及したが、ロウアドレスデコーダの
配列問題も上記と同様にすることができる。例えば、ロ
ウアドレスデコーダを上記ワードラインドライバーの反
対側に位置させて、上記ワードラインドライバーを駆動
するための出力線路をワードライン方向に配置させるこ
とができる。

〈発明の効果〉 上述のように本発明は、ワードラインドライバーの配列
をメモリアレイの両側に同じ個数に分配させて配置する
ことにより、メモリセルアレイのレイアウトにおいて余
裕度及び面積効率を改善することができる。

また、本発明ではワードラインをワードライン結束領域
においてツイスチングさせてやることによりワードライ
ン駆動時に誘起される結合性雑音を抑制させることがで
きるため、高速で正確なメモリ動作を行うことが可能と
なる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すメモリアレイ構成図、 第２図は第１図に示されたメモリアレイによるワードラ
インの容量成分表示図、 第３図は従来のメモリアレイ構成図、そして、第４図は
第３図によるワードラインの容量成分表示図である。 １０・・・ワードラインドライバー ＷＬ・・・ワードライン ＢＬ・・・ビットライン ＳＡ・・・センスアンプ ２図

Claims (1)

1. 【特許請求の範囲】 １）多数のワードラインと、当該ワードラインを駆動さ
   せるためのワードラインドライバーと、上記ワードライ
   ンドライバーを駆動させるための同数のロウアドレスデ
   コーダを具備する半導体メモリアレイにおいて、 上記ワードラインを、少なくとも４個で一つの組を形成
   し、且つこの各組にあるワードラインが最初に隣接した
   ワードラインとは相互に隣接しないようにツイストし、 上記ワードラインドライバーを、上記半導体メモリアレ
   イの両側に同数に分けて配列したことを特徴とする半導
   体メモリアレイ。 ２）前記ワードラインを、当該ワードライン接続領域に
   てツイストしたことを特徴とする請求項１記載の半導体
   メモリアレイ。 ３）前記ワードラインを、最初に隣接したワードライン
   同士と相互に隣接しないように２回以上ツイストしたこ
   とを特徴とする請求項１記載の半導体メモリアレイ。 ４）前記半導体メモリアレイ全体のワードラインドライ
   バーの個数が２＾ｎ個である場合に、２＾ｋ個（ｎ＞ｋ
   ≧０、ｎ、ｋ定数）のワードラインを駆動させるワード
   ラインドライバーを一つの単位とし、且つこれら１組の
   ワードラインドライバーをメモリセルアレイの両側に均
   等且つ交互に配列したことを特徴とする請求項１記載の
   半導体メモリアレイ。