JPH0265157A - マスタスライス型半導体集積回路装置 - Google Patents
マスタスライス型半導体集積回路装置Info
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- JPH0265157A JPH0265157A JP21670688A JP21670688A JPH0265157A JP H0265157 A JPH0265157 A JP H0265157A JP 21670688 A JP21670688 A JP 21670688A JP 21670688 A JP21670688 A JP 21670688A JP H0265157 A JPH0265157 A JP H0265157A
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- Japan
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- cell
- wiring
- bus
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明はマスタスライス型ＬＳＩに係り、特に大チップ
化され、かつ長大化した内部バスネットワークを有する
マスタスライス型ＬＳＩにおけるバスドライバの改良に
関し、 マスタスライス型ＬＳＩにおいて、新たにドライブトラ
ンジスタを増設することなく、バス駆動能力を向上しう
るバスドライバを備えたヤスタスライス型ＬＳＩを提供
することを目的とし、基本セルの領域、配線チャネルお
よび入出力セルの領域が末結線状態で予め形成されたマ
スタチップと、前記マスタチップ上の各ｆｉ域に任意の
可変配線パターンを形成することにより論理ブロック、
内部バスおよびドライブトランジスタを有するバスドラ
イバが形成されてなるマスタスライス型半導体集積回路
装置において、前記ドライブトランジスタは前記入出力
セルの領域内の未使用の入出力セルに含まれるトランジ
スタに配線パターニングを形成して構成される。
化され、かつ長大化した内部バスネットワークを有する
マスタスライス型ＬＳＩにおけるバスドライバの改良に
関し、 マスタスライス型ＬＳＩにおいて、新たにドライブトラ
ンジスタを増設することなく、バス駆動能力を向上しう
るバスドライバを備えたヤスタスライス型ＬＳＩを提供
することを目的とし、基本セルの領域、配線チャネルお
よび入出力セルの領域が末結線状態で予め形成されたマ
スタチップと、前記マスタチップ上の各ｆｉ域に任意の
可変配線パターンを形成することにより論理ブロック、
内部バスおよびドライブトランジスタを有するバスドラ
イバが形成されてなるマスタスライス型半導体集積回路
装置において、前記ドライブトランジスタは前記入出力
セルの領域内の未使用の入出力セルに含まれるトランジ
スタに配線パターニングを形成して構成される。
本発明はマスタスライス型ＬＳＩに係り、特に大チップ
化され、かつ長大化した内部バスネットワークを有する
マスタスライス型ＬＳＩにおけるバスドライバの改良に
関する。
化され、かつ長大化した内部バスネットワークを有する
マスタスライス型ＬＳＩにおけるバスドライバの改良に
関する。
マスタスライス型ＬＳｒは、各種ゲートアレイの製造に
適している。マスタスライス型ＬＳＩはしＳｌの拡散層
を共通パターン化してマスタチップを作成しておき、配
線層だけをユーザから要求される仕様に応じて個別的に
設計することにより製造される多品種少址生産向けのＬ
ＳＩである。
適している。マスタスライス型ＬＳＩはしＳｌの拡散層
を共通パターン化してマスタチップを作成しておき、配
線層だけをユーザから要求される仕様に応じて個別的に
設計することにより製造される多品種少址生産向けのＬ
ＳＩである。
このマスタスライス型ＬＳＩによれば、拡散層の共通パ
ターン化によりＬＳＩの納期の短縮化を図ることができ
る。
ターン化によりＬＳＩの納期の短縮化を図ることができ
る。
このマスタスライス型ＬＳＩにより、ＭＰＵ（Ｍｉｃｒ
ｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）を作成する場合、
ＡＬｔＪ（八ｒｉｔｈｎ＋ｃｔｉｃ Ｌｏｇｉｃ
ｕｎｉｔ ） 、 ＲＡＭ（ＩｌａｎｄｏｍＡｃｃ
ｅｓｓ Ｈｅｎｏｒｙ）等の複数の論理ブロックととと
もに、各論理ブロック相互間を結ぶ内部バス回路をマス
タチップ上に形成する。
ｏ Ｐｒｏｃｅｓｓｏｒ Ｕｎｉｔ）を作成する場合、
ＡＬｔＪ（八ｒｉｔｈｎ＋ｃｔｉｃ Ｌｏｇｉｃ
ｕｎｉｔ ） 、 ＲＡＭ（ＩｌａｎｄｏｍＡｃｃ
ｅｓｓ Ｈｅｎｏｒｙ）等の複数の論理ブロックととと
もに、各論理ブロック相互間を結ぶ内部バス回路をマス
タチップ上に形成する。
内部バス回路は、各論理ブロック相互間のデータの送受
を行うバストランシーバと、このパストランシーバにデ
ータを転送するためのバスネットワークとを備えて構成
される。パストランシーバはデータをバスネットワーク
から受信するバスレシーバとデータをバスネットワーク
に送出するバスドライバとからなる。さらに、バスドラ
イバは論理ブロックの出力データの送信制御を行う制御
部とバスネットワークを駆動するドライブトランジスタ
とからなる０本発明はこのドライブトランジスタに関す
るものである。
を行うバストランシーバと、このパストランシーバにデ
ータを転送するためのバスネットワークとを備えて構成
される。パストランシーバはデータをバスネットワーク
から受信するバスレシーバとデータをバスネットワーク
に送出するバスドライバとからなる。さらに、バスドラ
イバは論理ブロックの出力データの送信制御を行う制御
部とバスネットワークを駆動するドライブトランジスタ
とからなる０本発明はこのドライブトランジスタに関す
るものである。
半導体技術の進歩ならびにＬＳＩの機能向上の要請から
ＬＳＩ一般に大規模化が進み、１チツプ当りに実装され
る論理ブロック数が増大する傾向にある。かかる大チッ
プ化は各論理ブロック間を結ぶ内部バス回路の長大化（
例えば、数量にも及ぶ）を招来し、それに伴なってドラ
イブトランジスタの大駆動能力化が必要とされる。
ＬＳＩ一般に大規模化が進み、１チツプ当りに実装され
る論理ブロック数が増大する傾向にある。かかる大チッ
プ化は各論理ブロック間を結ぶ内部バス回路の長大化（
例えば、数量にも及ぶ）を招来し、それに伴なってドラ
イブトランジスタの大駆動能力化が必要とされる。
まず、最初にマスタスライス型ＬＳＩの概要を簡単に説
明しておく。第３図にＣＭＯＳゲートアレイのマスタス
ライス型ＬＳＩの概要を示す。
明しておく。第３図にＣＭＯＳゲートアレイのマスタス
ライス型ＬＳＩの概要を示す。
マスタスライス型ＬＳＩは、１つの半導体基板上に複数
の基本セル２からなる基本セル領域、各基本セル２相互
間を結ぶための配線チャネル３、および複数の入出力セ
ル（以下、Ｉ１０セル４という、）からなるＩ１０セル
領域を予め形成してマスタチップ１を作っておき、上記
基本セル２、配線チャネル３、Ｉ１０セル４上にユーザ
側からの注文に応じて配線パターンを形成して完成する
、いわゆるカスタムＩＣである。
の基本セル２からなる基本セル領域、各基本セル２相互
間を結ぶための配線チャネル３、および複数の入出力セ
ル（以下、Ｉ１０セル４という、）からなるＩ１０セル
領域を予め形成してマスタチップ１を作っておき、上記
基本セル２、配線チャネル３、Ｉ１０セル４上にユーザ
側からの注文に応じて配線パターンを形成して完成する
、いわゆるカスタムＩＣである。
基本セル２の領域は、０ＭＯ３）−ランジスタを用いて
２個一対の基本セル２をＹ方向に複数犯べて１列の基本
セルを形成し、かつ、その基本セル列をＸ方向に間に配
線チャネル３を介在させた繰返しパターンで末結線状態
にて敷並べて構成される。
２個一対の基本セル２をＹ方向に複数犯べて１列の基本
セルを形成し、かつ、その基本セル列をＸ方向に間に配
線チャネル３を介在させた繰返しパターンで末結線状態
にて敷並べて構成される。
Ｉ１０セル４は、マスタチップ１の周端に治って複数敷
並べられており、入出力用バッド２１、入出力トランジ
スタ（０ＭＯ３）２２．２３が−予め末結線状態で形成
されている。
並べられており、入出力用バッド２１、入出力トランジ
スタ（０ＭＯ３）２２．２３が−予め末結線状態で形成
されている。
次に、以上のマスタスライス型ＬＳＩを用いてＭＰｔＪ
を作る場合、第４図に示すように、基本セル２のｆｎ５
！ＪＵを用いて論理ブロック５，７．９およびパストラ
ンシーバ６．８．１０を形成する。形成方法はカスタム
マスクを用いて第２層配線により行う。一方、配線チャ
ネル３を用いてバスネットワーク１１を形成する。形成
方法は上記と同様である。
を作る場合、第４図に示すように、基本セル２のｆｎ５
！ＪＵを用いて論理ブロック５，７．９およびパストラ
ンシーバ６．８．１０を形成する。形成方法はカスタム
マスクを用いて第２層配線により行う。一方、配線チャ
ネル３を用いてバスネットワーク１１を形成する。形成
方法は上記と同様である。
論理ブロック５，７．９はＭＰＵの機能を実現するため
のＡＬＵ、ＲＡＭ等である。バストランシーバ６．８．
１０は各論理ブロック５，７．９をバスネットワーク１
１を介してデータやインスＩ−ラクションを転送するた
めのものである。各論理ブロック５，７．９ごとにそれ
ぞれ形成される。
のＡＬＵ、ＲＡＭ等である。バストランシーバ６．８．
１０は各論理ブロック５，７．９をバスネットワーク１
１を介してデータやインスＩ−ラクションを転送するた
めのものである。各論理ブロック５，７．９ごとにそれ
ぞれ形成される。
ここで、パストランシーバ６の構成を第５図に示す。こ
の第５図は１ビット当りの構成を詳細に示したものであ
り、６−１〜６．たけビット数に応じて複数設けられる
。１ビット当りのパストランシーバ６のバスネットワー
ク１１からのデータを論理ブロック５側に受信するため
のバスレシーバ１２と、論理ブロック５からのデータを
バスネットワーク１１側に送出するためのバスドライバ
１３とからなる。パスレシーバ１２とバスドライバ１３
の動作モード切替えは制御信号Ｃの“Ｈ”“Ｌ”の論理
切替えにより行われる。
の第５図は１ビット当りの構成を詳細に示したものであ
り、６−１〜６．たけビット数に応じて複数設けられる
。１ビット当りのパストランシーバ６のバスネットワー
ク１１からのデータを論理ブロック５側に受信するため
のバスレシーバ１２と、論理ブロック５からのデータを
バスネットワーク１１側に送出するためのバスドライバ
１３とからなる。パスレシーバ１２とバスドライバ１３
の動作モード切替えは制御信号Ｃの“Ｈ”“Ｌ”の論理
切替えにより行われる。
次に、バスドライバ１３の構成を第６図に示す。
この第６図は１ビア１〜分について示したものであり、
８ビツトであれば８ビツト分だけ並列に設けられる。バ
スドライバ１３は制御信号Ｃにより入力データＡの出力
を制御する制御部２５と、この制御部２５の出力を受け
てバスネットワーク１１を駆動する駆動部２６とからな
る。制御部２５はＮ Ｏ’Ｉ’ゲート１５、ＮＯＴゲー
１へ１６、ＮＡＮＤゲート１４およびＮＯＲ，ゲート１
７からなる。駆動部２６は電源電圧Ｖ。０と接地ＧＮＤ
間に形成されたＣＭＯＳトランジスタ（以下、ドライブ
トランジスタ１８．１９という、）よりなる。このバス
ドライバ１３は、第７図の真理値表に示すように、制御
信号Ｃ−“Ｌ′”のとき、Ａ ４ｉ子に人力されたデー
タをドライブトランジスタ１８．１９およびＸ端子を介
してバスネットワーク１１に出力する。一方、制御信号
Ｃ＝“Ｈ”のとき、Ｘ端子はハイインピーダンスＺとな
り、バスネットワーク１１から切離されることになり、
データの送出は行なわれない、つまり、この制御信号Ｃ
＝“Ｈ”ときは、パスレシーバ１２による受信モードの
ときである。
８ビツトであれば８ビツト分だけ並列に設けられる。バ
スドライバ１３は制御信号Ｃにより入力データＡの出力
を制御する制御部２５と、この制御部２５の出力を受け
てバスネットワーク１１を駆動する駆動部２６とからな
る。制御部２５はＮ Ｏ’Ｉ’ゲート１５、ＮＯＴゲー
１へ１６、ＮＡＮＤゲート１４およびＮＯＲ，ゲート１
７からなる。駆動部２６は電源電圧Ｖ。０と接地ＧＮＤ
間に形成されたＣＭＯＳトランジスタ（以下、ドライブ
トランジスタ１８．１９という、）よりなる。このバス
ドライバ１３は、第７図の真理値表に示すように、制御
信号Ｃ−“Ｌ′”のとき、Ａ ４ｉ子に人力されたデー
タをドライブトランジスタ１８．１９およびＸ端子を介
してバスネットワーク１１に出力する。一方、制御信号
Ｃ＝“Ｈ”のとき、Ｘ端子はハイインピーダンスＺとな
り、バスネットワーク１１から切離されることになり、
データの送出は行なわれない、つまり、この制御信号Ｃ
＝“Ｈ”ときは、パスレシーバ１２による受信モードの
ときである。
以上のマスタスライス型ＬＳＩに形成されるバスドライ
バ１３の間顕点は、マスタスライス型ＬＳＩが大チップ
化されるに伴なってバスネットワーク１１に接続される
論理ブロック５，７．９・・・の数が増大し、それに伴
なってバスネットワーク１１の長さが長大化（数ｎｙ＋
にも及ぶことがある。）シた場合に、バスネットワーク
１１を駆動するドライブトランジスタ１８．１９に相当
大きな駆動能力が必要とされることである。ドライブト
ランジスタ１８．１９の駆動能力を向上させるためには
必然的に大きな面積のトランジスタを使用しなければな
らず、ＬＳＩの集積密度の向上に逆行することとなる。
バ１３の間顕点は、マスタスライス型ＬＳＩが大チップ
化されるに伴なってバスネットワーク１１に接続される
論理ブロック５，７．９・・・の数が増大し、それに伴
なってバスネットワーク１１の長さが長大化（数ｎｙ＋
にも及ぶことがある。）シた場合に、バスネットワーク
１１を駆動するドライブトランジスタ１８．１９に相当
大きな駆動能力が必要とされることである。ドライブト
ランジスタ１８．１９の駆動能力を向上させるためには
必然的に大きな面積のトランジスタを使用しなければな
らず、ＬＳＩの集積密度の向上に逆行することとなる。
このことは、ＬＳＩの大チップ化に伴なってさらに著し
いものとなる。
いものとなる。
そこで、本発明はマスタスライス型ＬＳＩにおいて、新
たにドライブトランジスタを増設することなく、バス駆
動能力を向上しうるバスドライバを備えたマスタスライ
ス型ＬＳＩを提供することを目的とする。
たにドライブトランジスタを増設することなく、バス駆
動能力を向上しうるバスドライバを備えたマスタスライ
ス型ＬＳＩを提供することを目的とする。
マスタスライス型ＬＳＩにおいて、集積度が向上した場
合、必要な論理システムを複数チップ用いることなく、
１つのチップ内で構成することができ、したがって外部
とのインタフェースを多く必要としないことになる。そ
の結果、外部とのインタフェースをとるためのＩ１０セ
ルの領域に不使用のＩ１０セルが生じる。一方、このＩ
１０セルはもともとＩ１０パッドを通じて外部に信号を
伝達させるものであり、大駆動能の入出力トランジスタ
を備えている。そこで、本発明は上記の点に着目して以
下のように構成した。
合、必要な論理システムを複数チップ用いることなく、
１つのチップ内で構成することができ、したがって外部
とのインタフェースを多く必要としないことになる。そ
の結果、外部とのインタフェースをとるためのＩ１０セ
ルの領域に不使用のＩ１０セルが生じる。一方、このＩ
１０セルはもともとＩ１０パッドを通じて外部に信号を
伝達させるものであり、大駆動能の入出力トランジスタ
を備えている。そこで、本発明は上記の点に着目して以
下のように構成した。
すなわち、本発明は、基本セル（２）の領域、配線チャ
ネル（３）および入出力セル（４）の領域が末結線状態
で予め形成されたマスタチップ（１）と、前記マスタチ
ップ（１）上の各領域に任意の可変配線パターンを形成
することにより論理ブロック（５，７、９）、内部バス
（１１）およびドライブトランジスタを有するバスドラ
イバ（１３）が形成されてなるマスタスライス型半導＃
集積回路装置において、前記ドライブトランジスタは前
記入出力セル（４）の領域内の未使用の入出力セル（２
４）に含まれるトランジスタ（２２，２３）に配線パタ
ーニングを形成して構成する。
ネル（３）および入出力セル（４）の領域が末結線状態
で予め形成されたマスタチップ（１）と、前記マスタチ
ップ（１）上の各領域に任意の可変配線パターンを形成
することにより論理ブロック（５，７、９）、内部バス
（１１）およびドライブトランジスタを有するバスドラ
イバ（１３）が形成されてなるマスタスライス型半導＃
集積回路装置において、前記ドライブトランジスタは前
記入出力セル（４）の領域内の未使用の入出力セル（２
４）に含まれるトランジスタ（２２，２３）に配線パタ
ーニングを形成して構成する。
以上の構成からなる本発明によれば、Ｉ１０セル（４）
の領域内の未使用の入出力セル（２４）に含まれるトラ
ンジスタ（２２，２３）をバスドライバ（１３）のドラ
イブトランジスタ（１８１９）として利用し、当該トラ
ンジスタ（２２゜２３）がバスネットワーク（１１）を
駆動する。
の領域内の未使用の入出力セル（２４）に含まれるトラ
ンジスタ（２２，２３）をバスドライバ（１３）のドラ
イブトランジスタ（１８１９）として利用し、当該トラ
ンジスタ（２２゜２３）がバスネットワーク（１１）を
駆動する。
トランジスタ（２２，２３＞はもともと高駆動能力を有
して形成されており、充分にバスネットワーク（１１）
を駆動できる。したがって、本発明によれば、新たにド
ライブトランジスタ（１８゜１９）を増設しなくても大
チップ化されたマスタスライス型ＬＳＩにおいて不必要
に大チップ化を助長することがない。
して形成されており、充分にバスネットワーク（１１）
を駆動できる。したがって、本発明によれば、新たにド
ライブトランジスタ（１８゜１９）を増設しなくても大
チップ化されたマスタスライス型ＬＳＩにおいて不必要
に大チップ化を助長することがない。
次に、本発明に係る実施例を図面に基づいて説明する。
第１図に本発明の実施例を示す。第１図において、従来
例（第３図〜第８図）に示す部分と重複する部分には同
一の符号を付して説明は省略する。
例（第３図〜第８図）に示す部分と重複する部分には同
一の符号を付して説明は省略する。
本実施例において、従来例と異なる部分は、バスドライ
バ１３の駆動部２６を基本セル２の領域を用いて形成す
るのではなく、Ｉ１０セル４の領域内に生じる未使用の
Ｉ１０セル４（以下、これを空Ｉ１０セル２４という。
バ１３の駆動部２６を基本セル２の領域を用いて形成す
るのではなく、Ｉ１０セル４の領域内に生じる未使用の
Ｉ１０セル４（以下、これを空Ｉ１０セル２４という。
）の出力トランジスタ（ＰＭＯ３＞２２および出力トラ
ンジスタ（ＮＭＯ３）２３を利用し、制御部２５は基本
セル２の領域を用いて形成するようにした点である。
ンジスタ（ＮＭＯ３）２３を利用し、制御部２５は基本
セル２の領域を用いて形成するようにした点である。
すなわち、第８図に示すように、基本セル２のうち出力
セル２０は、通常、ＣＭＯ３）−ランジスタの出力トラ
ンジスタ２２と出力トランジスタ２３、出力パッド２１
および出力トランジスタ２２と出力トランジスタ２３の
ドレイン・ソース間の接続点から出力バッド２１に接続
する配線２７からなる。しかし、この出力セル２０が不
使用であった場合、余剰トランジスタとしてそのままマ
スタスライス型ＬＳＩ上に形成したままであり、取除く
ようなことはしない。
セル２０は、通常、ＣＭＯ３）−ランジスタの出力トラ
ンジスタ２２と出力トランジスタ２３、出力パッド２１
および出力トランジスタ２２と出力トランジスタ２３の
ドレイン・ソース間の接続点から出力バッド２１に接続
する配線２７からなる。しかし、この出力セル２０が不
使用であった場合、余剰トランジスタとしてそのままマ
スタスライス型ＬＳＩ上に形成したままであり、取除く
ようなことはしない。
そこで、第２図に示すように、パストランシーバ６内に
はバスドライバ１３の部制御部２５まで基本セル２を用
いて形成しておき、駆動部２６については、空Ｉ１０セ
ル２４の出力トランジスタ２２、出力トランジスタ２３
を利用する。この場合、空Ｉ１０セル２４内の配線２７
は配線せず、Ｘ＃ｉ子側に導出するように配線する。配
線は第２層配線で行う、なお、第２図はパストランシー
バ６における１ビット分について示したものであり、複
数（Ｎ）ビット分については第２図の回路をＮ個並列的
に設ける。また、以上はパストランシーバ６について説
明したが、パストランシーバ８゜１０についても同様で
あり、その説明は省略する。
はバスドライバ１３の部制御部２５まで基本セル２を用
いて形成しておき、駆動部２６については、空Ｉ１０セ
ル２４の出力トランジスタ２２、出力トランジスタ２３
を利用する。この場合、空Ｉ１０セル２４内の配線２７
は配線せず、Ｘ＃ｉ子側に導出するように配線する。配
線は第２層配線で行う、なお、第２図はパストランシー
バ６における１ビット分について示したものであり、複
数（Ｎ）ビット分については第２図の回路をＮ個並列的
に設ける。また、以上はパストランシーバ６について説
明したが、パストランシーバ８゜１０についても同様で
あり、その説明は省略する。
なおまた、制御部２５、駆動部２６の動作は第６図と同
様なので説明を省略する。
様なので説明を省略する。
以上説明したように、本発明によれば、大チップ化され
たマスタスライス型ＬＳＩに生じる余剰１１０セル、す
なわち、空Ｉ１０セルを有効に活用するとともに大駆動
能力のバスドライバを構成することができる。
たマスタスライス型ＬＳＩに生じる余剰１１０セル、す
なわち、空Ｉ１０セルを有効に活用するとともに大駆動
能力のバスドライバを構成することができる。
第１図は本発明の実施例の概要図、
第２図は本発明に係るバスドライバの回路図、第３図は
マスタスライス型ＬＳＩの基本構成図、第４図は基本セ
ル領域および配線チャネルの構成図、 第５図はパストランシーバのブロック図、第６図はバス
ドライバの回路図、 第７図は第６図の動作説明図、 第８図は出力セルの回路図である。 １・・・マスタチップ ２・・・基本セル ３・・・配線チャネル ４・・・Ｉ１０セル ５・・・論理ブロック ６・・・バストランシーバ ７・・・論理ブロック ８・・・パストランシーバ ９・・・論理ブロック １０・・・パストランシーバ １１・・・バスネットワーク １２・・・バスレシーバ １３・・・バスドライバ ２１・・・出力パッド ２２・・・出力トランジスタ ２３・・・出力トランジスタ ２４・・・空Ｉ１０セル ２５・・・制御部 ２６・・・駆動部 本売Ｂ月にイ禾るバスドライバのロ路ロ第２０ マスタズライス型ＬＳＩの基本＃Ａ口 第 ３ 回 基本℃ル碩成および配膝予ヤネルの填へ凹革４２ ハ゛ズドライノマ バスドライバの回路図 第６ 配 ６ペストランシーバ バストランシーバのブローツク困 ２０エカセル 出力亡ルの回路図 第Ｂ凪
マスタスライス型ＬＳＩの基本構成図、第４図は基本セ
ル領域および配線チャネルの構成図、 第５図はパストランシーバのブロック図、第６図はバス
ドライバの回路図、 第７図は第６図の動作説明図、 第８図は出力セルの回路図である。 １・・・マスタチップ ２・・・基本セル ３・・・配線チャネル ４・・・Ｉ１０セル ５・・・論理ブロック ６・・・バストランシーバ ７・・・論理ブロック ８・・・パストランシーバ ９・・・論理ブロック １０・・・パストランシーバ １１・・・バスネットワーク １２・・・バスレシーバ １３・・・バスドライバ ２１・・・出力パッド ２２・・・出力トランジスタ ２３・・・出力トランジスタ ２４・・・空Ｉ１０セル ２５・・・制御部 ２６・・・駆動部 本売Ｂ月にイ禾るバスドライバのロ路ロ第２０ マスタズライス型ＬＳＩの基本＃Ａ口 第 ３ 回 基本℃ル碩成および配膝予ヤネルの填へ凹革４２ ハ゛ズドライノマ バスドライバの回路図 第６ 配 ６ペストランシーバ バストランシーバのブローツク困 ２０エカセル 出力亡ルの回路図 第Ｂ凪
Claims (1)
- 【特許請求の範囲】 １、基本セル（２）の領域、配線チャネル （３）および入出力セル（４）の領域が末結線状態で予
め形成されたマスタチップ（１）と、前記マスタチップ
（１）上の各領域に任意の可変配線パターンを形成する
ことにより論理ブロック（５、７、９）、内部バス（１
１）およびドライブトランジスタを有するバスドライバ
（１３）が形成されてなるマスタスライス型半導体集積
回路装置において、 前記ドライブトランジスタは前記入出力セル（４）の領
域内の未使用の入出力セル（２４）に含まれるトランジ
スタ（２２、２３）に配線パターニングを施して形成さ
れていることを特徴とするマスタスライス型半導体集積
回路装置。 ２、請求項１記載の装置において、バスドライバ（１３
）は論理ブロック（５、７、９）からの出力データ（Ａ
）の送信を制御する制御部（２５）と、制御部（２５）
の出力により出力データ（Ａ）を内部バス（１１）に送
出する前記ドライブトランジスタ（２２、２３）とから
なり、前記制御部（２５）は基本セル（２）の領域への
配線パターニングにより形成し、ドライブトランジスタ
（２２、２３）は前記入出力セル（２）の領域内の未使
用の入出力セル（２）に含まれるトランジスタに配線パ
ターニングを施して形成されていることを特徴とするマ
スタスライス型半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21670688A JPH0265157A (ja) | 1988-08-30 | 1988-08-30 | マスタスライス型半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21670688A JPH0265157A (ja) | 1988-08-30 | 1988-08-30 | マスタスライス型半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0265157A true JPH0265157A (ja) | 1990-03-05 |
Family
ID=16692645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21670688A Pending JPH0265157A (ja) | 1988-08-30 | 1988-08-30 | マスタスライス型半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0265157A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020071725A (ko) * | 2001-03-06 | 2002-09-13 | 산요 덴키 가부시키가이샤 | 반도체 장치와 그 패턴 레이아웃 방법 |
-
1988
- 1988-08-30 JP JP21670688A patent/JPH0265157A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020071725A (ko) * | 2001-03-06 | 2002-09-13 | 산요 덴키 가부시키가이샤 | 반도체 장치와 그 패턴 레이아웃 방법 |
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