JPH0265238A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明はアナログ・デジタル混在型半導体集積装置のレ
イアウト方法に関する。

〔従来の技術〕

従来、ノイズに敏感なアナログ回路が半導体集積回路上
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざけて配置するという手法がとら
れていた。

［発明が解決しようとする課題］ しかし年々回路の集積度が上るにつれ１つの機能を持っ
た回路ブロックはまとめて配置する方が面積効率が良（
なり、特にアナログ回路の信号を不用に長（することは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。

そこで本発明は、高速デジタル信号のスイッチングノイ
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。

［課題を解決するための手段］ 上記問題点を解決する為、本発明の半導体集積装置は、
同一配線層においである信号配線から距離ＬＩだけ離し
て両側に平行した２本の信号（シールド信号）を配置し
、さらにいずれかのシールド信号の外側に前記シールド
信号から距離Ｌ２だけ離して別の信号配線（被シールド
信号）を配置し、前記２本のシールド信号には一定の電
位（シールド電位）を与え、又前記Ｌ１、Ｌ２はＬ１≦
Ｌ２ という関係を有することを特徴とする。

［実　施　例］ 以下に本発明の実施例を図面にもとづいて説明する。

第１図は本発明の構成の特徴を示す図である。

デジタル信号１の両側に配線間隔Ｌ１てシールド信号２
．３が配置されている。そしてシールド信号２から配線
間隔Ｌ２て、信号１のスイッチングノイズを避ける必要
がある信号４が配置されている。ここでシールド信号２
．３に安定した一定の電位（シールド電位）を与えてお
くことにより、信号１から発生される電気力線が曲げら
れ、信号４との結合力が低下する為、ノイズ耐性が向上
する。

シールド電源５としては簡単な構成にする為には電源電
圧（ＶＤＤ）や接地電圧（ＶＳＳ）が選ばれるが変動の
少ない安定した電圧であればその第２図はＤ／Ａ変換回
路、Ａ／Ｄ変換回路等のアナログ回路では良く使用され
るサンプルホールド回路である。回路動作を以下に説明
する。２１は入力電圧ＶＩＮでサンプリングパルス２３
が来る度にトランスミッションゲー１−２２を通過し、
コンデンサ２４とオペアンプ２６により信号２５へ入力
電圧２］が貯えられる。この信号２５はオペアンプ２６
のボルテージフォロワ入力となり出力電圧２７へ出力さ
れ、次のサンプリングパルス２３が来るまで出力電圧２
７はホールドされる。

このサンプルホールド回路のすぐそばに高速なデジタル
信号２９が配置されると、正確な入力電圧がボールドさ
れなくなるおそれがある。

第３図はデジタル信号２９を単純に配置した時のサンプ
ルホールド回路のタイミング図である。

サンプリングパルス２３と異なるタイミングでデジタル
信号２９が動作す葛湯合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短かい
時間で消えるが、信号２５のホールド電圧はたまたま正
しいホールド電圧からずれた値をホールドしてしまう可
能性がある。すると出力電圧２７の値も正しい値からず
れてしまう。

そこで本発明の様にデジタル信号２９の両側に平行して
２本の信号線（シールド信号）を配置しこの２本の信号
にはシールド電圧として■ＳＳ電位を与えておく。この
時の電位はＶＤＤでもＶＳＳでも又その中間電位でも良
いが、変動の少ない電源電圧が良い。さらにこのシール
ド電圧は電源電圧変動の影響を受けにくい圧電圧回路の
出力電圧を用いるとシールドの効果は上がる。

そしてデジタル信号２９と隣接する２本のシルト信号は
デザインルール上杵される最小間隔Ｌ１で配置される。

さらにシールド信号の配線巾が広い程シールド効果は高
い。

又配線材料はアルミでもポリシリコンでも拡散でも同様
の効果がある。

第４図は本発明による上記構成にした場合のサンプルホ
ールド回路のタイミング図である。デジタル信号２９の
スイッチングの際、信号２５はスイッチングノイズの影
響を受けにく（なっている。よって正しい値が出力電圧
２７へ出て来る。

本実施例ではデジタル系からアナログ系への影響を少な
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。

又低電圧系と高電圧系の信号が混在する多電源回路の場
合にも有効である。

又本構成は３層以上の配線技術にも容易に適用できる。

尚、本発明におけるデジタル信号配線、シールド信号配
線、被シールド信号配線の位置関係は、デジタル信号配
線とシールド信号配線の距離Ｌが少なくともデジタル信
号配線と被シールド信号配線の距離よりも長く配置され
れば、本発明の効果は達成できる。

［発明の効果］ 本発明によれば同し半導体集積回路中から発生するデジ
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。

よって本発明は、チップ面積を増大させることなく精度
の高いアナログデジタル混在型半導体集積装置を実現す
る一手段となる。

【図面の簡単な説明】

第１図は本発明による信号配置図、第２図はサンプルホ
ールド回路図、第３図は従来技術によるサンプルホール
ドタイミング図、第４図は本発明の構成によるサンプル
ホールドタイミング図である。 以上 第

Claims (1)

【特許請求の範囲】
1. 同一配線層において、ある信号配線から距離Ｌ＿１だけ
   離して両側に平行した２本の信号（以下シールド信号と
   呼ぶ）を配置し、さらにいずれかのシールド信号の外側
   に前記シールド信号から距離Ｌ＿２だけ離して別の信号
   配線（以下被シールド信号）を配置し、前記２本のシー
   ルド信号には一定の電位（以下シールド電位と呼ぶ）を
   与え、又前記Ｌ＿１、Ｌ＿２は、Ｌ＿１≦Ｌ＿２という
   関係を有することを特徴とする半導体集積装置。