JPH0265241A - 半導体集積装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はアナログ・デジタル混在型半導体集積装置のレ
イアウト方法に関する。

［従来の技術］ 従来、ノイズに敏感なアナログ回路が半導体集積回路上
に有る時、デジタル信号（特に高い周波数）をアナログ
回路のブロックから遠ざむプで配置するという手法がと
られていた。

［発明が解決しようとする課題］ しかし年々回路の集積度が上るにつれ１つの機能を持っ
た回路ブロックはまとめて配置する方が面積効率が良く
なり、特にアナログ回路の信号を不用に長くすることは
特性上好ましくない。又、抵抗素子や容量素子など比較
的大きな面積を占める素子が多数ある場合、高速デジタ
ル信号との距離を遠ざけるという手法は限度がある。

そこで本発明は、高速デジタル信号のスイッチングノイ
ズからアナログ回路等ノイズに敏感な回路への影響を抑
えることを目的としている。

［課題を解決するための手段］ 上記問題点を解決する為、本発明は配線層が２つ以上あ
る半導体集積装置において、ある信号配線に対しその上
層、下層いずれかに前記信号の反転信号を平行に配置し
たことを特徴とする。

［実　施　例］ 以下に本発明の実施例を図面にもとすいて説明する。

第１図において、デジタル信号１とその反転信号２を上
下層に平行に配置しである為、スイッチングノイズが互
いにキャンセルされ、その周辺信号４へのスイッチング
ノイズの影響を軽減することができる。第１図では信号
４を信号１と同一配線層に描いであるが、他の配線層で
あっても同じ効果が得られる。さらに信号２の真上又は
信号１の真下に信号４が配置される場合、通常の信号線
のみならず抵抗素子や容量素子、トランジスタ等に対し
てもノイズキャンセルという原理により、同様の効果が
得られる。

第２図はＤ／Ａ変換回路、Ａ／Ｄ変換回路等のアナログ
回路では良く使用されるサンプルホールド回路である。

回路動作を以下に説明する。２１は入力電圧■、でサン
プリングパルス２３が来る度にトランスミッションゲー
ト２２を通過し、コンデンサ２４とオペアンプ２６によ
り信号２５へ入力電圧２１が貯えられる。この信号２５
はオペアンプ２６のボルテージフォロワ人力となり出力
電圧２７へ出力され、次のサンプリングパルス２３が来
るまで出力電圧２７はホールドされる。

このサンプルホールド回路のすぐそばに高速なデジタル
信号２９が配置されると、正確な入力電圧がホールドさ
れなくなるおそれがある。

第３図はデジタル信号２９を単純に配置した時のサンプ
ルホールド回路のタイミング図である。

サンプリングパルス２３と異なるタイミングでデジタル
信号２９が動作する場合、そのスイッチングノイズの影
響で信号２５にノイズがのる。このノイズはごく短い時
間で消えるが、信号２５のホールド電圧はたまたま正し
いホールド電圧からずれた値をホールドしてしまう可能
性がある。すると出力電圧２７の値も正しい値からずれ
てしまう。

そこで第１図の構成の様にデジタル信号２９とその反転
信号を上下層に平行に配置する。この２本の信号はどち
らが上層でも良く、互いにスイッチングノイズをキャン
セルする方向に働く。

またデジタル信号２つと反転信号の配線巾を等しくする
ことによりスイッチングノイズを互いにキャンセルする
効果が上がる。

第４図は本発明による上記構成にした場合の、サンプル
ホールド回路のタイミング図である。デジタル信号２９
のスイッチングの際、信号２５はスイッチングノイズの
影響を受けにくくなっている。よって正しい値が出力電
圧２７へ出て来る。

本実施例ではデジタル系からアナログ系への影響を少な
くすることを述べたが、本発明の構成を用ってすればア
ナログ系どうしのスイッチングノイズ対策、デジタル系
どうしのスイッチングノイズ対策にも適用できることは
明らかである。

又低電圧系と高電圧系の信号が混在する多電源回路の場
合にも有効である。

又本構成は３層以上の配線技術にも容易に適用できる。

本発明の実施例をもう１つあげる。

第５図は半導体集積装置（チップ）のレイアウト図であ
る。３１．３２、は電源ＶＤＤ、■ＳＳでチップの周辺
を囲む様に配置される。３３は入出力回路で入出力端子
３４と内部回路３ｏを中継する機能を有する回路で、こ
の入出力回路３３がチップの周辺に多数前べられる。近
年、配置、配線技術の自動化が進みこの様なレイアウト
を有する半導体集積装置が増えている。

冷端子３４に外部より高速なりロック信号が入力され、
信号３９を介して内部回路３０へ伝わる。コノ時信号３
９はＶＳＳ３１．及びＶＤＤ３２を横切らなくてはなら
ないので、信号３９のクロック周波数成分を持つクロッ
クノイズが電源ラインに入ってしまい、誤動作の原因と
なり得る。

そこで本発明の構成を信号３９に対して適用すれば、Ｖ
ＤＤ３２、ＶＳＳ３１に及ぼすクロックノイズを軽減す
ることができる。

［発明の効果］ 本発明によれば同じ半導体集積回路中から発生するデジ
タル信号のスイッチングノイズが、ノイズに敏感なアナ
ログ回路へ及ぶのを、極めて簡単な付加パターンにより
抑えることができる。

よって本発明は、チップ面積を増大させることなく精度
の高いアナログデジタル混在型半導体集積装置を実現す
る一手段となる。

【図面の簡単な説明】

第１図は本発明による信号配置図、第２図はサンプルホ
ールド回路図、第３図は従来技術によるサンプルホール
ドタイミング図、第４図は本発明の構成によるサンプル
ホールドタイミング図、第５図はチップのレイアウト図
である。 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第

Claims (1)

【特許請求の範囲】
1. 配線層が２つ以上ある半導体集積装置においてある信号
   配線に対しその上層、下層いずれかに前記信号の反転信
   号を平行に配置したことを特徴とする半導体集積装置。